碳化硅垂直传导MOSFET器件及其制造工艺的制作方法

碳化硅垂直传导mosfet器件及其制造工艺
技术领域
1.本发明涉及一种碳化硅垂直传导mosfet器件及其制造工艺。


背景技术：

2.众所周知，具有宽禁带隙(例如大于1.1ev)、低导通状态电阻、高热导率、高工作频率和高载流子饱和速度的半导体材料允许获得电子器件(诸如二极管和晶体管)，该电子器件相对于硅电子器件、特别是用于例如在介于600v和1300v之间的电压下或在特定工作条件(诸如高温)下工作的功率应用，具有更好的性能。
3.特别地，已知从碳化硅晶圆获得其多型体(例如，3c-sic、4h-sic和6h-sic)中的一个多型体的这种电子器件，这些电子器件由在上文列出的特性来区别。


技术实现要素：

4.本公开提供了克服现有技术的一些或全部缺陷的各种实施例。
5.根据本公开，提供了一种mosfet器件及其制造工艺。
6.在至少一个实施例中，提供了一种垂直传导mosfet器件，该垂直传导mosfet器件包括碳化硅本体，该碳化硅本体具有第一导电类型和面。第二导电类型的浅本体区具有第一掺杂水平并且从本体的面沿第一方向延伸到本体中至第一深度，并且沿第二方向具有第一宽度，第二方向横向于第一方向。第一导电类型的源极区从本体的面沿第一方向朝浅本体区的内部延伸至第二深度，并且沿第二方向具有第二宽度。第二深度小于第一深度并且第二宽度小于第一宽度。第二导电类型的深本体区，具有第二掺杂水平，该深本体区在与本体的面相距一距离处延伸到本体中，并且与浅本体区直接电接触。第二掺杂水平高于第一掺杂水平。
7.在至少一个实施例中，提供了一种用于制造垂直传导mosfet器件的工艺，包括：在具有第一导电类型和面的碳化硅工作本体中形成第二导电类型的浅本体区，该浅本体区具有第一掺杂水平，浅本体区从工作本体的面沿第一方向延伸至第一深度，并且沿第二方向具有第一宽度，该第二方向横向于第一方向；在浅本体区中形成第一导电类型的源极区，该源极区从工作本体的面沿第一方向延伸至第二深度，并且沿第二方向具有第二宽度，其中第二深度小于第一深度并且第二宽度小于第一宽度；以及在工作本体中、在与本体的面相距一距离处形成第二导电类型的深本体区，该深本体区具有第二掺杂水平，该深本体区与浅本体区直接电接触，其中第二掺杂水平高于第一掺杂水平。
8.在至少一个实施例中，提供了一种器件，该器件包括碳化硅衬底，碳化硅衬底具有第一导电类型和第一表面。第二导电类型的浅本体区具有第一掺杂水平并且从第一表面沿第一方向延伸到衬底中至第一深度。浅本体区沿第二方向具有第一宽度，第二方向横向于第一方向。第一导电类型的源极区从第一表面沿第一方向延伸到浅本体区中至第二深度，并且源极区沿第二方向具有第二宽度。第二深度小于第一深度并且第二宽度小于第一宽度。第二导电类型的深本体区具有第二掺杂水平，第二掺杂水平大于第一掺杂水平。深本体
区通过源极区而与第一表面隔开并且与浅本体区直接接触。
附图说明
9.为了更好地理解本公开，现在仅通过非限制性示例的方式参考附图描述其实施例，其中：
10.图1示出了根据比较示例的碳化硅垂直传导mosfet器件的横截面；
11.图2示出了根据一个实施例的本碳化硅垂直传导mosfet器件的横截面；
12.图3示出了图2的mosfet器件的俯视图；
13.图4a至图4d示出了根据本制造工艺的一个实施例的、图2和图3的mosfet器件在随后的制造步骤中的横截面；
14.图5a至图5c示出了根据本制造工艺的不同实施例的、图2和图3的mosfet器件在随后的制造步骤中的横截面；
15.图6示出了根据不同实施例的本碳化硅垂直传导mosfet器件的横截面；
16.图7示出了根据不同实施例的本碳化硅垂直传导mosfet器件的横截面；
17.图7a示出了图7的mosfet器件的俯视图；
18.图8示出了根据不同实施例的本碳化硅垂直传导mosfet器件的横截面；以及
19.图9示出了根据不同实施例的本碳化硅垂直传导mosfet器件的横截面。
具体实施方式
20.例如，图1示出了笛卡尔参考系xyz中的垂直传导mosfet器件1的比较示例，该参考系包括第一轴线x、第二轴线y和第三轴线z。
21.mosfet器件1由多个基本单元(在此仅显示多个基本单元中的几个基本单元)形成，这些基本单元彼此相等并且被并联布置在同一裸片中，共享源极端子s和漏极端子d。
22.mosfet器件1形成在具有第一表面5a和第二表面5b的碳化硅本体5中。
23.本体5容纳漏极区7、多个本体区10和多个源极区15。
24.漏极区7(在此为n型)在本体5的第一表面5a和第二表面5b之间延伸。
25.例如金属或硅化物的导电材料的漏极接触区9在本体5的第二表面5b上延伸，与漏极区7直接电接触，并且形成mosfet器件1的漏极端子d。
26.本体区10是p型的并且从第一表面5a延伸到本体5中。每个本体区10具有介于1*10
17
原子/cm3和1*10
20
原子/cm3之间的掺杂水平、沿第三轴线z介于0.3μm和2μm之间的深度、以及沿第二轴线y的宽度w1。
27.沿第二轴线y具有宽度w2的漏极区7的浅表部分22在两个邻近本体区10之间突出。
28.宽度w1和宽度w2之和限定mosfet器件1的节距，该节距在当前器件中大于4μm。
29.本体区10也沿第一轴线x延伸，这些本体区在俯视图中例如是条形或环形(在此未示出)。
30.源极区15在相应本体区10内各自从本体5的第一表面5a延伸并且是n型的，这些源极区具有介于1*10
18
原子/cm3和1*10
20
原子/cm3之间的掺杂水平。每个源极区15沿第二轴线y具有宽度w3并且沿第三轴线z具有一深度，该宽度w3小于相应本体区10的宽度w2，该深度小于相应本体区10的深度。
31.漏极区7的每个源极区15和每个浅表部分22横向界定各自本体区10中的沟道区25。
32.mosfet器件1还包括多个绝缘栅极区20。绝缘栅极区20各自由以下项形成：栅极绝缘层20a、栅极导电层20b和钝化层28，该栅极绝缘层20a与本体5的第一表面5a接触，该栅极导电层20b直接叠加在栅极绝缘层20a，该钝化层28覆盖栅极导电层20b并且与栅极绝缘层20a一起密封栅极导电层20b。详细地，绝缘栅极区20的栅极绝缘层20a在漏极区7的相应浅表部分22上、在与相应浅表部分22邻近的两个沟道区25上、以及部分地在与相应沟道区25邻近的两个源极区15上延伸。
33.绝缘栅极区20的栅极导电层20b以在此未示出的方式并联电连接，以形成mosfet器件1的栅极端子g。
34.mosfet器件1还包括多个本体接触区30和前金属化区33。
35.本体接触区30是p+型的并且各自在相应源极区15内从本体5的第一表面5a延伸，与相应本体区10接触。通常，在当前的mosfet器件中，每个源极区15容纳多于一个本体接触区30，这些本体接触区沿图1的第一轴线x以一相互距离布置。此外，如图1中可见，邻近源极区15的本体接触区30沿第二轴线y交错布置，使得在中心源极区15的部分中本体接触区30不可见。
36.例如金属和/或金属硅化物的前金属化区33形成mosfet器件1的源极端子s，并且在本体5的第一表面5a上延伸，与源极区15和本体接触区30直接电接触。
37.mosfet器件1的每个基本单元具有相应导通阈值电压v
th
。在使用中，如果栅极端子g和源极端子s之间的电压v
gs
高于阈值电压v
th
，则mosfet器件1处于导通状态，其中各个沟道区25是导通的，并且电流可以在源极端子s和漏极端子d之间沿着图1中为清楚起见由虚线箭头标识的导通路径18流动。
38.为了在导通状态下获得更高的电流，希望增加在同一裸片中获得的基本单元的密度，即减小节距w4。然而，减小节距w4对mosfet器件1不利。例如，本体区10通过注入高能掺杂剂离子获得，例如其中最大能量甚至高达500kev，以便获得本体区10的期望深度(例如0.7μm的最大深度)。高能掺杂剂离子的注入在本体区10的晶格中造成缺陷，并且因此也在沟道区25的晶格中造成缺陷。此外，高注入能量还导致掺杂剂离子例如沿第二轴线y的高横向分散。因此，这种高横向分散促使沟道区25中的掺杂剂离子的浓度难以控制，因此具有高工艺可变性，继而使基本单元的导通阈值电压v
th
的高可变性，并且因此使mosfet器件1的性能下降。
39.如果电压v
gs
低于导通阈值电压v
th
，则mosfet器件1处于关断状态，并且源极端子s和漏极端子d之间的电压v
ds
被施加在由本体区10(例如p型的)和漏极区7(例如n型的)形成的pn结上。
40.如果这些pn结处于反向偏压状态并且在电源应用中电压v
ds
很高，例如高于100v，则在本体5中、特别是在靠近绝缘栅极区20的漏极区7的浅表部分22中将产生高电场。该高电场导致不希望的高漏电流，该高漏电流可以在源极端子s和漏极端子d之间的导通路径18中流动。因此，mosfet器件1即使在关断状态下也传导电流。
41.此外，在关断状态下的mosfet器件1中，在漏极区7的浅表部分22和绝缘栅极区20的绝缘层20a之间的接口处获得甚至高于1mv/cm的最高电场值。这决定了mosfet器件1的短
寿命。事实上，在形成绝缘栅极区20的栅极绝缘层20a的绝缘材料(通常是氧化硅)附近的高电场值使其快速劣化，导致mosfet器件1的性能迅速下降，直至失效。
42.如将在本文中进一步详细讨论的，本公开的各种实施例克服了图1的比较示例的一些或全部缺点。
43.图2和图3示出了在笛卡尔参考系xyz中的垂直传导mosfet器件100，该参考系具有第一轴线x、第二轴线y和第三轴线z。
44.mosfet器件100由多个基本单元形成，其中仅几个在图2和图3中示出，这些基本单元彼此相等并且被布置在同一裸片中，以共享漏极端子d、栅极端子g和源极端子s；即，基本单元彼此并联电连接。
45.mosfet器件100形成在具有第一表面105a和第二表面105b的半导体材料本体105中。
46.本体105可以由衬底或由其上生长有一个或多个外延层的衬底形成，并且是碳化硅的，碳化硅的多型体中的一个多形体，在此为4h-sic多型体。
47.本体105容纳漏极区7、多个深本体区110、多个浅本体区115和多个源极区120。
48.漏极区107(在此为n型)在本体105的第一表面105a和第二表面105b之间延伸。
49.导电材料(例如金属或硅化物)的漏极接触区109在本体105的第二表面105b上延伸，与漏极区107直接电接触，特别是欧姆接触。漏极接触区109形成mosfet器件100的漏极端子d。
50.深本体区100在此为p型，并且在与本体105的第一表面105a相距一距离(特别地从例如介于0.2μm和1μm之间本体深度db)处延伸到本体105中。深本体区110各自具有例如介于1*10
18
原子/cm3和1*10
20
原子/cm3之间的掺杂水平，沿第三轴线z例如介于0.2μm和1μm之间的深度d
db
，以及具有例如介于0.4μm和2μm之间(特别地是0.7μm)的本体105中的最大深度，并且沿第二轴线y的宽度w
db
。
51.浅本体区115在此是p型的并且从本体105的第一表面105a以大于本体深度db的深度延伸到本体105中，与相应深本体区110直接电接触。
52.浅本体区115各自具有比深本体区110的掺杂水平更低的掺杂水平，例如介于5*10
16
原子/cm3和5*10
17
原子/cm3之间的掺杂水平。
53.浅本体区115各自具有深度d
sb
，该深度可以大于或小于(在此小于)相应深本体区110的深度d
db
，并且该深度d
sb
沿第三轴线z例如介于0.3μm和1.5μm之间，特别地为0.3μm。
54.在这个实施例中，浅本体区115的深度d
sb
使得深本体区110各自在相应浅本体区115内部分地延伸。
55.此外，浅本体区115沿第二轴线y各自具有宽度w
sb
，该宽度大于或等于(在此大于)相应深本体区110的宽度w
db
。
56.浅本体区115各自包括沟道部分127，这些沟道部分直接地在本体105的第一表面105a下方延伸并且沿第二轴线y由漏极区107的相应浅表部分130并且由相应源极区120界定。每个浅表部分130沿第二轴线y具有宽度w
sp
并且在两个邻近的浅本体区115之间延伸。
57.漏极区107的浅表部分130的宽度w
sp
和浅本体区115的宽度w
sb
的总和限定mosfet器件100的节距。
58.源极区120在此是n型的，并且各自在相应浅本体区115内从本体105的第一表面
105a延伸。
59.详细地，源极区120各自具有例如介于1*10
18
原子/cm3和1*10
20
原子/cm3之间的掺杂水平。
60.源极区120沿第二轴线y各自具有宽度ws，该宽度小于相应浅本体区115的宽度w
sb
。
61.在本实施例中，每个源极区120的宽度ws大于相应深本体区110的宽度w
db
。
62.源极区120沿第三轴线z延伸的深度均小于相应浅本体区115的深度。在此，源极区120各自延伸至本体深度db；也就是说，源极区120各自与相应深本体区110毗连。
63.如图3中本体105的俯视图所示，浅本体区115、源极区120和深本体区110(后者未示出)沿第一轴线x呈条状延伸。
64.然而，深本体区110、浅本体区115和源极区120在俯视图中可以具有不同的形状，例如可以是环形，或者可以在本体105中形成相互分离的矩形或其他多边形。
65.mosfet器件100还包括多个绝缘栅极区125。
66.再次参考图2，绝缘栅极区125在本体105的第一表面105a上延伸并且各自由以下项形成：栅极绝缘层125a、栅极导电层125b和钝化层135，例如氧化硅的该栅极绝缘层125a与本体105的第一表面105a接触，例如多晶硅的该栅极导电层125b直接叠加相应栅极绝缘层125a，该钝化层135在顶部处和在侧面处覆盖相应栅极绝缘层125a和相应栅极导电层125b。
67.绝缘栅极区125的栅极导电层125b以在此未示出的方式并联电连接，形成mosfet器件100的栅极端子g。
68.绝缘栅极区125各自在漏极区107的相应浅表部分130上方、在两个邻近沟道部分127上和部分地在两个邻近源极区120上延伸。
69.在该实施例中，各自呈条形的绝缘栅极区125沿第一轴线x并且沿第二轴线y以一相互距离延伸，以形成同样平行于第一轴线x定向的细长开口138。特别地，细长开口138包括第一接触区域138a和第二接触区域138b，该第一接触区域和第二接触区域沿第一轴线x彼此交替并且毗连延伸。
70.mosfet器件100还包括多个本体接触区145和前金属化区140。
71.本体接触区145是p型的，各自具有例如介于1*10
19
原子/cm3和1*10
20
原子/cm3之间的掺杂水平，并且各自在相应源极区120内、在第一接触区域138a处、从本体105的第一表面105a延伸，与深本体区110直接电接触。
72.例如金属的前金属化区140(可能地包括金属硅化物底层)延伸到细长开口138中并且在绝缘栅极区125的钝化层135上延伸。前金属化区140在第二接触区域138b处与源极区120直接电(特别是欧姆)接触，并且在第一接触区域138a处与本体接触区145直接电(特别是欧姆)接触。前金属化区140因此形成mosfet器件100的源极端子s。
73.本体接触区145使前金属化区140将源极区120和深本体区110短路。
74.mosfet器件100允许获得高可靠性。事实上，如下文参照图4a至图4d以及图5a至图5c更详细地描述的，由于浅本体区115具有减小的深度，这些浅本体区可以通过注入具有低注入能量的掺杂剂离子来形成。由于低注入能量的使用，获得了减少的掺杂剂离子的横向分散，并且因此本体105中的掺杂剂离子的浓度分布是可控的并且符合在设计阶段建立的浓度分布。
75.结果，mosfet器件100的导通阈值电压v
th
经受较低的工艺可变性。
76.此外，即使深本体区110是通过以相对于浅本体区115更高的注入能量注入掺杂剂离子而形成的，mosfet器件100的导通阈值电压v
th
也经受较低的工艺可变性。实际上，如上文所述并且在图2中可见，深本体区110在此具有比浅本体区115更小的宽度。因此，即使深本体区110的掺杂剂离子经受更大的横向分散，较大的横向分散不会影响浅本体区115的沟道部分127和漏极区107的浅表部分130的掺杂水平。
77.如在下文中参考图4a至图4d以及图5a至图5c所讨论的，以较低的注入能量形成浅本体区115的事实允许使用薄掩模，为此更容易获得较高的横向清晰度。
78.以上意味着mosfet器件100的节距可以设计为很低，例如低于4μm，特别是介于2.5μm和4μm之间。例如，可以减小漏极区107的浅表部分130的宽度w
sp
，而不会导致两个邻近的浅本体区115过度和不期望的接近，从而导致mosfet器件100的故障。
79.减小mosfet器件100的节距意味着在同一裸片中设计更高密度的并联基本单元的可能性，并且因此可以降低mosfet器件100的导通状态电阻。
80.此外，低注入能量意味着在形成沟道部分127处的本体105的碳化硅晶格部分中缺陷形成的概率低。
81.因此，沟道部分127中的电荷载流子具有更大的迁移率，从而保证了mosfet器件100的良好性能。
82.此外，深本体区110的存在使，当mosfet器件100在关断状态并且源极端子s和漏极端子d之间的电压v
ds
很高，例如甚至高于400v时，在距本体105的第一表面105a的一远距离处获得在本体105深处的最高电场值。
83.这使电场在漏极区107的浅表部分130中、特别是在栅极绝缘层125a附近呈现较低的值。因此，mosfet器件100可以具有长寿命。
84.下文将描述mosfet器件100的制造步骤，特别是参考深本体区110和浅本体区115的形成的制造步骤。
85.图4a示出了碳化硅的晶圆200，在此具有n型掺杂以及第一表面200a和第二表面200b。例如通过已知的光刻步骤在晶圆200的第一表面200a上形成深本体掩模。该深本体掩模包括各自小于1.5μm(例如介于0.5μm和1.5μm之间)的厚度的多个深本体掩模部分205，这些深本体掩模部分被相互隔开，以暴露晶圆200旨在形成深本体区110的部分。通过使用深本体掩模，执行具有介于30kev和200kev之间的注入能量的例如铝离子或硼离子的p型掺杂剂离子(在此由第一箭头210指示)的第一注入。
86.根据一个实施例，深本体区110通过一系列后续的p型掺杂剂离子注入形成，每个p型掺杂剂离子具有介于30kev和200kev之间的注入能量。
87.根据一个实施例，然后晶圆200经受退火步骤，这对于激活掺杂剂离子和减少可以由注入引起的晶格中的缺陷是有用的。
88.随后，在图4b，将深本体掩模205移除并且在晶圆200的第一表面200a上生长外延层215。第一外延层215由表面215a界定，该表面具有与晶圆200相同的掺杂并且具有介于0.3μm和1μm之间的厚度。晶圆200和外延层215形成对应于本体105的工作晶圆218，该工作晶圆具有第一表面和第二表面，第一表面对应于外延层215的表面215a，因此仍由215a指示，第二表面对应于晶圆200的第二表面200b，因此仍由200b指示。
89.在图4c中，例如通过已知的光刻步骤在工作晶圆218的表面215a上形成浅本体掩模。
90.浅本体掩模包括各自具有小于1.5μm(例如介于0.5μm和1.5μm之间)的厚度的多个浅本体掩模部分220，这些浅本体掩模部分被相互隔开，以暴露工作晶圆218旨在形成浅本体区115的部分。
91.因此，浅本体掩模部分220沿第二轴线y具有相对于深本体掩模部分205的宽度更小的宽度。
92.通过使用浅本体掩模，执行具有低于200kev(例如介于30kev和200kev之间)的注入能量的例如铝离子或硼离子的p型掺杂剂离子(在此由第二箭头225指示)的第二注入。
93.第二注入形成浅本体区115并且界定漏极区107的浅表部分130。
94.根据一个实施例，浅本体区115通过一系列后续的p型掺杂剂离子注入形成，每个注入具有介于30kev和200kev之间的注入能量。
95.根据一个实施例，在第二注入之后，工作晶圆218经受退火步骤，这对于激活掺杂剂离子和减少可以由第二注入引起的晶格中的缺陷是有用的。
96.随后，在图4d，例如通过已知的光刻步骤在工作晶圆218的第一表面215a上形成源极掩模。例如，源极掩模可以由图4c的浅本体掩模220形成，以便获得与前面的制造步骤的良好对齐。
97.源极掩模包括多个源极掩模部分230，各自具有小于1.5μm(例如介于0.2μm和1.5μm之间)的厚度，并且被相互隔开，以暴露工作晶圆218旨在形成的源极区120部分。通过使用源极掩模，执行具有介于20kev和200kev之间的注入能量的例如氮离子或磷离子的n型掺杂剂离子(在此由第三箭头235指示)的第三注入。
98.第三注入形成源极区120并且限定沟道部分127。
99.根据一个实施例，源极区120是通过n型掺杂剂离子的一系列后续注入形成的，每个注入具有介于20kev和200kev之间的注入能量。
100.根据一个实施例，在第三注入之后，工作晶圆218经受退火步骤，这对于激活掺杂剂离子和减少可以由第三注入引起的晶格中的缺陷是有用的。
101.随后，以在此未示出但已知的方式，在工作晶圆218的表面215a上形成绝缘栅极区125，并且形成本体接触区145、前金属化区140和漏极接触区109。
102.也是已知的工作晶圆218的其他制造步骤(例如切割和电连接)也随之进行，因此而形成mosfet器件100。
103.因此，如上文已经讨论的，浅本体区115是使用低注入能量形成的。这允许减少掺杂剂离子的横向分散和使用薄注入掩模(即，浅本体掩模220)两者。浅本体掩模部分220因此例如沿第二轴线y具有良好的横向分辨率。以这种方式，mosfet器件100的节距可以设计为例如低于4μm。
104.此外，在此还通过低注入能量形成深本体区110。这允许减少各个掺杂剂离子的横向分散。因此，也可以形成深本体区110，使得相应的宽度w
db
等于浅本体区115的宽度w
sb
，而不影响沟道部分127和漏极区107的浅表部分130的掺杂水平，从而确保mosfet器件100的良好性能，原因如上所述。
105.下文参照图5a至图5c描述图2和图3的mosfet器件100的制造工艺的不同实施例，
其中与图4a至图4d的工艺共同的部分由相同的附图标记指示。
106.图5a示出了旨在形成本体105的碳化硅的工作晶圆300，该工作晶圆具有第一表面300a和第二表面300b。
107.类似于参考图4c所讨论的，包括相应浅本体掩模部分220的浅本体掩模形成在工作晶圆300的第一表面300a上，并且浅本体区115通过掺杂剂离子的注入形成。
108.类似于参考图4d所讨论的，随后，在图5b，在工作晶圆300的第一表面300a上形成包括相应源极掩模部分230的源极掩模，并且通过掺杂剂离子的注入形成源极区120。
109.然后，在图5c，包括相应深本体掩模部分(在此由305指示)的深本体掩模例如通过已知的光刻步骤形成在工作晶圆300的第一表面300a上，并且被成形为暴露工作晶圆300旨在形成深本体区110的部分。
110.在该实施例中，深本体掩模部分305各自具有比图4a的深本体掩模部分205更大的厚度(例如介于1.6μm和2μm之间)。
111.同样在此，深本体掩模部分305沿第二轴线y具有比浅本体掩模部分220更大的宽度。
112.深本体区110通过具有介于100kev和1mev之间的注入能量的例如铝离子或硼离子的p型掺杂剂离子(在此由310指示)的注入、使用深本体掩模来形成。
113.根据一个实施例，深本体区110通过一系列后续的p型掺杂剂离子注入形成，每个p型掺杂剂离子具有介于100kev和1mev之间的注入能量。
114.根据一个实施例，将深本体掩模移除并且工作晶圆300经受退火步骤，这对于激活掺杂剂离子和减少可以由掺杂剂离子的注入引起的晶格中的缺陷是有用的。
115.在移除深本体掩模之后，以已知方式形成绝缘栅极区125、本体接触区145、前金属化区140和漏极接触区109。
116.也是已知的工作晶圆300的其他制造步骤(例如切割和电连接)也随之进行，因此而形成mosfet器件100。
117.由于深本体掩模部分305的宽度大于浅本体掩模部分220的宽度，所以深本体掩模部分305对mosfet器件100的节距的限定没有贡献。因此，深本体掩模部分305的限定不需要高横向分辨率，并且深本体掩模部分305具有比图4a的深本体掩模部分205更大的厚度这一事实不损害上文讨论的mosfet器件100的优点。
118.此外，图4b所示的深本体掩模部分305的更大厚度以及不存在外延层215的生长步骤，简化了mosfet器件100的制造工艺。
119.图6示出了本mosfet器件的不同实施例，此处以400指示。mosfet器件400具有类似于图2和图3的mosfet器件100的一般结构。因此，共同的元件由相同的附图标记指示，并且不再赘述。
120.详细地，mosfet器件400形成在本体105中并且包括漏极区107、深本体区110、浅本体区115、源极区120、绝缘栅极区125、前金属化区140和漏极接触区109。同样在该实施例中，绝缘栅极区125沿第一轴线x各自呈条形并且沿第二轴线y以一距离延伸，以形成细长开口，在此由405指示。
121.mosfet器件400还包括由前金属化区140形成的多个导电区410。导电区410在细长开口405处，通过相应源极区120、贯穿其整个深度、并且部分地通过相应深本体区110而朝
向本体105的内部延伸。
122.导电区410可以以未示出的方式贯穿mosfet器件400的长度(沿第一轴线x)延伸。因此，在本实施例中，不存在本体接触区145。
123.因此，在mosfet器件400中，前金属化区140与源极区120和深本体区110两者均欧姆接触。因此，源极区120和深本体区110之间的接触电阻低。由此可见，mosfet器件400在使用中可以避免源极区120和深本体区110之间产生不希望的电压降，因此提高mosfet器件400的电性能。
124.图7示出了本mosfet器件的不同实施例，在此用450指示。mosfet器件450具有类似于图2和图3的mosfet器件100的一般结构。因此，共同的元件由相同的附图标记指示，并且不再赘述。
125.详细地，mosfet器件450形成在本体105中并且包括漏极区107、深本体区110、浅本体区115、绝缘栅极区125、本体接触区145、前金属化区140和漏极接触区109。如针对图2的mosfet器件100所讨论的，绝缘栅极区125在此也形成细长开口138，该细长开口包括第一接触区域138a和第二接触区域138b。本体接触区145在第一接触区域138a处延伸到本体105中。
126.在这个实施例中，在此也是n型的由460指示的源极区包括第一部分460a和第二部分460b，其中第一部分460a具有例如介于1*10
18
原子/cm3和1*10
20
原子/cm3之间的掺杂水平，并且第二部分460b具有比第一部分460a低的掺杂水平。
127.特别地，在图7中，源极区460的第一部分460a各自在相应浅本体区115内、在相应第二接触区域138b处从本体105的第一表面105a延伸到本体105中，与相应深本体区110直接电接触。
128.如图7a中可见，其中为清楚起见，源极区460的第二部分460b与第一部分460a由虚线分开，源极区460的第一部分460a沿第一轴线x在两个邻近的本体接触区145之间延伸。
129.源极区460的第二部分460b在源极区460的每个第一部分460a和每个本体接触区145的沿第二轴线y的两侧上，在绝缘栅极区125下方沿第一轴线x延伸。
130.源极区460的第二部分460b也在相应浅本体区115内、从本体105的第一表面105a延伸到本体105中，并且因此被布置在与相应第一部分460a的毗连位置，与其直接电接触。
131.换言之，在此，沟道部分127沿第二轴线y由相应源极区460的第二部分460b以及由漏极区107的相应浅表部分130横向界定。
132.在该实施例中，源极区460的第二部分460b沿第三轴线z具有小于源极区460的第一部分460a的深度。
133.在使用中，在导通状态下，包括源极区460、沟道部分127和漏极区107的mosfet器件450在源极端子s和漏极端子d之间的导通路径相对于图2和图3的mosfet器件100在导通状态下的导通路径，具有更高的电阻。事实上，源极区460的第二部分460b具有比第一部分460a更低的掺杂水平，因此具有更高的电阻。
134.这种较高的电阻意味着较低的饱和电流值，并且因此产生的热量较低，该热量如果过大，可以导致mosfet器件发生故障甚至失效。因此，mosfet器件450可以集成到可用于电力应用的电子装置中，其中希望获得电子装置的长持续时间，即便是在不希望的短路的情况下；也就是说，mosfet器件450具有高的短路耐受时间(scwt)。
135.此外，源极区460的第二部分460b在本体105中相对于第一部分460a形成在更小的深度处。因此，第二部分460b可以通过具有较低的注入能量(例如介于10kev和200kev之间)的掺杂剂离子的注入步骤形成。这种较低的注入能量导致形成源极区460的第二部分460b的掺杂剂离子在本体105中经受较少的横向分散。因此，在沿第二轴线y的毗连位置、被横向布置的到源极区460的第二部分460b的沟道部分127的掺杂水平受形成源极区460的第二部分460b的步骤的影响较小。
136.图8示出了本mosfet器件的另一实施例，在此用500指示。mosfet器件500具有类似于图6的mosfet器件400和图7的mosfet器件450的组合的一般结构。因此，元件共同的部分由相同的参考数字指示并且不再进一步描述。
137.mosfet器件500形成在本体105中并且包括漏极区107、深本体区110、浅本体区115、绝缘栅极区125、前金属化区140和漏极接触区109。
138.绝缘栅极区125在此也形成细长开口405。
139.同样在该实施例中，由510指示的源极区包括第一部分510a和第二部分510b，其中第二部分510b具有比第一部分510a低的掺杂水平。
140.此外，前金属化区140具有类似于图6的mosfet器件400的导电部分410的多个导电部分515。导电部分515在细长开口405处、通过相应源极区510的第一部分510a并且部分地通过相应深本体区110朝本体105的内部延伸。
141.再次，本体接触区145不存在。
142.源极区510的第二部分510b因此在绝缘栅极区125下方、沿第一轴线x、在源极区510的第一部分510a的两侧上与其直接电接触而延伸。因此，同样在此，源极区510的第二部分510b各自在一侧界定相应沟道部分127。
143.因此，在使用中，mosfet器件500相对于图2至图3的mosfet器件100具有以下两者：如上文参考图7的mosfet器件450所讨论的高的短路耐受时间、以及如上文参考图6的mosfet器件400所讨论的前金属化区140和深本体区110之间的低接触电阻。
144.图9示出了本mosfet器件的不同实施例，在此用550指示。mosfet器件550具有类似于图2和图3的mosfet器件100的一般结构。因此，共同的元件由相同的附图标记指示，并且不再赘述。
145.详细地，mosfet器件550形成在本体105中并且包括漏极区107、浅本体区115、源极区120、绝缘栅极区125、本体接触区145、前金属化区140和漏极接触区109。
146.在该实施例中，由560指示的深本体区各自包括第一部分560a和第二部分560b。
147.第一部分560a从本体深度db、在源极区120下方直接地延伸到本体105中。第一部分560a具有例如介于1*10
18
原子/cm3和1*10
19
原子/cm3之间的掺杂水平。
148.第二部分560b各自在相应第一部分560a的底部处、并且在与在相应第一部分560a的毗连位置(即，沿第三轴线z在更大深度处)延伸。第二部分560b相对于第一部分560a具有例如介于1*10
17
原子/cm3和1*10
18
原子/cm3之间的较低的掺杂水平。
149.在使用中，在截止状态下，mosfet器件550能够承受源极端子s和漏极端子d之间的高电压v
ds
。事实上，由于深本体区560的第二部分560b相对于深本体区560的第一部分560a具有较低的掺杂水平，电压v
ds
形成在第二部分560b内部和漏极区107内部两者延伸的耗尽区。因此，分别由相应源极区120、相应深本体区560的第一部分560a和第二部分560b和由漏
极区107形成的每个n+/p+/p/n结构相对于图2和图3的mosfet器件100具有较高的击穿电压。
150.本领域技术人员将清楚，mosfet器件400、器件450、器件500和器件550可以以类似于已经参照图4a至图4d和/或图5a至图5c讨论的mosfet器件100的方式制造，因此本文不再进一步描述。
151.最后，清楚的是，如在所附的权利要求中所限定，可以对mosfet器件100、器件400、器件450、器件500和器件550及其在此描述和图示的制造工艺进行修改和变化，而不脱离本公开的保护范围。
152.例如，可以组合不同的描述的实施例以提供进一步的解决方案。
153.此外，漏极区107、源极区120、460、510、深本体区110、560和浅本体区115的导电类型可以互换。
154.例如，在参考图4a至图4d和图5a至图5c描述的制造工艺中，在导致形成深本体区、浅本体区和源极区的掺杂剂离子注入之后，退火步骤可以仅执行一次。这使得相应mosfet器件的制造成本降低，并且确保掺杂剂离子的正确激活和由注入引起的晶格缺陷的减少。
155.垂直传导mosfet器件(100、400、450、500、550)可以概括为包括：具有第一导电类型的碳化硅本体(105)和面(105a)；第二导电类型的浅本体区(115)，具有第一掺杂水平，该浅本体区从本体的面沿第一方向(z)延伸到本体中至第一深度(d
sb
)，并且沿第二方向(y)具有第一宽度(w
sb
)，该第二方向横向于第一方向；第一导电类型的源极区(120)，从本体的面沿第一方向朝浅本体区的内部延伸至第二深度(db)，并且沿第二方向具有第二宽度(ws)，其中第二深度小于第一深度，并且第二宽度小于第一宽度；第二导电类型的深本体区(110)，具有第二掺杂水平，该深本体区在与本体的面相距一距离处延伸到本体中，并且与浅本体区直接电接触，其中第二掺杂水平高于第一掺杂水平。
156.第一掺杂水平可以包括在5*10
16
原子/cm3和5*10
17
原子/cm3之间，并且第二掺杂水平可以包括在1*10
18
原子/cm3和1*10
20
原子/cm3之间。
157.深本体区可以从第二深度延伸到第三深度，第三深度大于第二深度。
158.第三深度可以大于第一深度。
159.源极区(460、510)可以横向界定浅本体区(115)的沟道部分(127)，并且可以包括端子接触部分(460a、510a)和沟道接触部分(460b、510b)，端子接触部分具有第三掺杂水平并且在浅本体区内从本体的面沿第一方向延伸至第二深度；沟道接触部分具有低于第三掺杂水平的第四掺杂水平，并且在第一侧上在与相应端子接触部分的毗连位置且与相应端子接触部分直接电接触、以及在第二侧上在与沟道部分的毗连位置且与沟道部分直接电接触而在浅本体区内从所述本体的所述面延伸。
160.mosfet器件还可以包括本体接触区(145)，该本体接触区具有第二导电类型并且在源极区内、从本体的面沿第一方向延伸至第二深度，与深本体区直接电接触，源极区横向围绕本体接触区。
161.源极区(460、510)可以横向界定浅本体区(115)的沟道部分(127)，并且可以包括沟道接触部分(460b、510b)，该沟道接触部分在第一侧上在与本体接触区的毗连位置且与本体接触区直接电接触、以及在第二侧上在与沟道部分的毗连位置且与沟道部分直接电接触而在浅本体区内从本体的面延伸。
162.mosfet器件还可以包括金属化区，该金属化区在本体的面上延伸，并且具有本体接触部分(410、515)，该本体接触部分在本体(105)内通过源极区并且部分地朝深本体区的内部延伸，源极区横向围绕本体接触部分，本体接触部分与深本体区和源极区欧姆接触。
163.源极区的沟道接触部分可以沿第一方向延伸到浅本体区(115)中至第四深度，该第四深度小于第二深度。
164.深本体区(560)可以包括第一部分(560a)和第二部分(560b)，第一部分具有第二掺杂水平并且在与本体的面相距一距离处延伸到本体中，并且第二部分具有第五掺杂水平，第五掺杂水平低于第二掺杂水平，深本体区的第二部分沿第一方向(z)在大于深本体区的第一部分的深度处延伸到本体(105)中并且与深本体区的第一部分直接电接触。
165.浅本体区可以是第一浅本体区，源极区可以是第一源极区，并且深本体区可以是第一深本体区，还包括：第二浅本体区、第二源极区和第二深本体区。第二浅本体区和第一浅本体区沿第二方向(y)横向界定本体(105)的具有第四宽度(w
sp
)的浅表部分(130)。
166.一种用于根据具有第一导电类型和面(215a、300a)的碳化硅工作本体(218、300)来制造垂直传导mosfet器件的工艺可以概括为：在工作本体中形成具有第二导电类型的浅本体区(115)，该浅本体区具有第一掺杂水平，该浅本体区从工作本体的面沿第一方向(z)延伸至第一深度(d
sb
)，并且沿第二方向(y)具有第一宽度(w
sb
)，第二方向横向于第一方向；在浅本体区中形成第一导电类型的源极区(120)，源极区从工作本体的面沿第一方向延伸到第二深度(db)，并且沿第二方向具有第二宽度(ws)，其中第二深度小于第一深度并且第二宽度小于第一宽度；以及在工作本体中、在与本体的面相距一距离处形成第二导电类型的深本体区(110)，该深本体区具有第二掺杂水平，深本体区与浅本体区(115)直接电接触，其中第二掺杂水平高于第一掺杂水平。
167.根据具有第一导电类型和面(200a)的碳化硅晶圆(200)来形成深本体区可以包括：使用第一掩模(205)在晶圆的面上注入第一掺杂剂离子；在碳化硅晶圆的面上生长外延层(215)，形成工作本体(218)；以及形成浅本体区包括使用第二掩模在工作本体的面上注入第二掺杂剂离子(220)。
168.可以使用介于30kev和200kev之间的注入能量来注入第一掺杂剂离子和第二掺杂剂离子。
169.形成深本体区可以包括使用第一掩模(305)和介于100kev和1mev之间的注入能量在工作本体(300)的面(300a)上注入第一掺杂剂离子；以及形成浅本体区包括使用第二掩模(220)和介于30kev和200kev之间的注入能量在工作本体的面上注入第二掺杂剂离子。
170.第一掩模和第二掩模各自可以包括相应部分，第一掩模的该部分沿第二方向(y)相对于第二掩模的该部分具有更大的宽度。
171.上面描述的各种实施方案可以组合起来，以提供进一步的实施方案。根据上述详细的描述，可以对实施例进行这些和其他的改变。一般来说，在下面的权利要求中，所使用的术语不应解释为将权利要求限制在说明书和权利要求中公开的具体实施方案，而应解释为包括所有可能的实施方案，以及此类权利要求有权获得的全部等同物的范围。因此，权利要求不受本公开的限制。