具有铜锰衬层的半导体元件及其制备方法与流程

具有铜锰衬层的半导体元件及其制备方法
1.交叉引用
2.本技术案主张2021年4月16日申请的美国正式申请案第17/232,992 号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文 中。
技术领域
3.本公开涉及一种半导体元件及其制备方法。特别涉及一种具有一铜锰 衬层的半导体元件及其制备方法。


背景技术：

4.对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步， 半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大 的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体 元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模 块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合 (integration)。
5.然而，该等半导体元件的制造与整合包含许多复杂步骤与操作。在该 等半导体元件中的整合变得越加复杂。该等半导体元件的制造与整合的复 杂度中的增加可造成多个缺陷，例如导电结构中形成的空孔(void)，其由于 难以填充高深宽比的开孔所造成。据此，有持续改善该等半导体元件的制 造流程的需要，以便对付该等缺陷。
6.上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技 术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有 技术”的任何说明均不应作为本案的任一部分。


技术实现要素：

7.本公开的一实施例提供一种半导体元件。该半导体元件具有一第一井 区以及一第二井区，设置在一半导体基底中。该半导体元件亦具有一第一 介电层，设置在该半导体基底上并覆盖该第一井区以及该第二井区；以及 一栅极结构，设置在该第一介电层上，且在该第一井区与该第二井区之间。 该半导体元件还具有一导电结构，设置在该第一井区上，并通过该第一介 电层的一部分而与该第一井区分隔开。该导电结构包括一阻障层以及一导 电栓塞，该导电栓塞设置在该阻障层上，且该阻障层包含铜锰。该第一井 区、该导电结构以及该第一介电层的该部分形成一反熔丝结构。
8.在一实施例中，该导电结构的该导电栓塞包含铜。在一实施例中，该 阻障层覆盖该导电栓塞的一下表面以及各侧壁。在一实施例中，该半导体 元件还包括一栅极导电栓塞，设置在该栅极结构上，其中该导电结构的该 导电栓塞与该栅极导电栓塞包含不同材料。
9.在一实施例中，该半导体元件还包括一第二介电层，设置在该第一介 电层上，其中该栅极结构、该导电结构以及该栅极导电栓塞设置在该第二 介电层中，以及其中该第一
介电层与该第二介电层包含不同材料。在一实 施例中，该半导体元件还包括一深井区，设置在该半导体基底中，其中该 第一井区与该第二井区设置在该深井区中。在一实施例中，该第一井区与 该第二井区具有一第一导电类型，且该深井区具有一第二导电类型，该第 二导电类型与该第一导电类型为相反。
10.本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包 括形成一第一井区以及一第二井区在一半导体基底中；形成一第一介电层 在该半导体基底上并覆盖该第一井区与该第二井区；形成一栅极结构在该 第一介电层上以及在该第一井区与该第二井区之间；以及形成一导电结构 在该第一井区上并通过该第一介电层的一部分与该第一井区分隔开，其中 该导电结构具有一阻障层以及一导电栓塞，该导电栓塞设置在该阻障层上， 且该阻障层包含铜锰，其中该第一井区、该导电结构以及该第一介电层的 该部分形成一反熔丝结构。
11.在一实施例中，该导电结构包含铜，且该阻障层覆盖该导电栓塞的一 下表面以及各侧壁。
12.在一实施例中，该半导体元件的制备方法还包括形成一栅极导电栓塞 在该栅极结构上，其中该导电结构的该导电栓塞与该栅极导电栓塞包含不 同材料。
13.在一实施例中，该半导体元件的制备方法还包括形成一第二介电层在 该第一介电层上，其中该栅极结构、该导电结构以及该栅极导电栓塞设置 在该第二介电层中，以及其中该第一介电层与该第二介电层包含不同材料。
14.在一实施例中，该半导体元件的制备方法还包括形成一深井区在该半 导体基底中，其中该第一井区与该第二井区设置在该深井区中。
15.在一实施例中，该第一井区与该第二井区具有一第一导电类型，且该 深井区具有一第二导电类型，该第二导电类型与该第一导电类型为相反。
16.在一实施例中，该半导体元件的制备方法还包括形成一第三介电层在 该第二介电层上；以及形成多个导电层在该第三介电层中。
17.本公开提供一半导体元件及其制备方法的一些实施例。在一些实施例 中，该半导体元件具有一导电结构(例如一电极或是一导电栓塞)以及一铜锰 衬层或是阻障层，该导电结构设置在一介电层中，该铜锰衬层或是阻障层 将该导电结构与该介电层分隔开。在一些实施例中，该导电结构包含铜， 且该铜锰衬层或是阻障层经配置以降低或避免多个空隙(voids)形成在该导 电结构中，借此降低接触电阻以及改善该导电结构的电迁移 (electromigration)可靠度。因此，可改善元件效能。
18.本公开的一实施例提供一种半导体元件。该半导体元件具有一第一电 极以及一第二电极，设置在一第一介电层中。该半导体元件亦具有一第一 衬垫，将该第一电极与该第一介电层分隔开。该半导体元件还具有一熔丝 链，设置在该第一介电层中。该熔丝链设置在该第一电极与该第二电极之 间，且电性连接到该第一电极与该第二电极，以及其中该熔丝链与该第一 衬垫包含铜锰。
19.在一实施例中，该第一电极与该第二电极包含铜。在一实施例中，该 半导体元件还包括一第二衬垫，将该第二电极与该第一介电层分隔开，其 中该第二衬垫包含铜锰。在一实施例中，该第一衬垫、该第二衬垫与该熔 丝链连接以形成一连续结构。在一实施例中，该第一衬垫的一上表面与该 第一电极的一上表面为共面。
20.在一实施例中，该半导体元件还包括一第二介电层，设置在该第一介 电层上；以及多个导电接触点，设置在该第二介电层中，其中该多个导电 接触点中的一第一组电性连接到该第一电极，而该多个导电接触点中的一 第二组电性连接到该第二电极。在一实施例中，该半导体元件还包括一图 案化遮罩(掩膜)，设置在该第一介电层与该第二介电层之间，其中该熔丝链 的一上表面与该图案化遮罩的一上表面为共面。
21.本公开的再另一实施例提供一种半导体元件的制备方法。该制备方法 包括形成一开孔结构在一第一介电层中。该开孔结构具有一第一部、一第 二部以及一第三部，该第三部设置在该第一部与该第二部之间，且实体连 接该第一部与该第二部。该制备方法亦包括形成一衬垫材料以加衬该开孔 结构的该第一部与该第二部且完全填满该开孔结构的该第三部。该衬垫材 料包含铜锰。该制备方法还包括在该衬垫材料形成之后，以一导电材料填 满该开孔结构的该第一部与该第二部；以及在该衬垫材料与该导电材料上 执行一平坦化工艺。
22.在一实施例中，该开孔结构的该第一部具有一第一宽度，该开孔结构 的该第二部具有一第二宽度，该开孔结构的该第三部具有一第三宽度，该 第二宽度与该第三宽度相互平行，且其中该第一宽度与该第二宽度均大于 该第三宽度。在一实施例中，形成该开孔结构在该第一介电层中包括使用 一图案化遮罩当作一蚀刻遮罩，以及其中执行该平坦化工艺直到该图案化 遮罩暴露为止。在一实施例中，该导电材料包含铜。
23.在一实施例中，该平坦化工艺执行之后，该衬垫材料在该开孔结构的 该第三部中的一余留部分经配置成一熔丝链，该导电材料在该开孔结构的 该第一部中的一余留部分经配置成一第一电极，该导电材料在该开孔结构 的该第二部中的一余留部分经配置成一第二电极，其中该第一电极、该第 二电极以及该熔丝链形成一熔丝结构。在一实施例中，该制备方法还包括 形成一第二介电层在该熔丝结构上；以及形成多个导电接触点以穿经该第 二介电层，其中该多个导电接触点中的一第一组电性连接到该第一电极， 该多个导电接触点中的一第二组电性连接到该第二电极。
24.本公开提供一半导体元件及其制备方法的一些实施例。在一些实施例 中，该半导体元件具有一导电结构(例如一电极或是一导电栓塞)以及一铜锰 衬层或是阻障层，该导电结构设置在一介电层中，该铜锰衬层或是阻障层 将该导电结构与该介电层分隔开。在一些实施例中，该导电结构包含铜， 且该铜锰衬层或是阻障层经配置以降低或避免多个空隙形成在该导电结构 中，借此降低接触电阻以及改善该导电结构的电迁移可靠度。因此，可改 善元件效能。
25.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公 开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特 征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当 容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工 艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解， 这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
26.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本技术 案的揭示内容，附图中相同的元件符号指相同的元件。
27.图1是顶视示意图，例示本公开一些实施例的半导体元件。
28.图2是剖视示意图，例示本公开一些实施例沿图1的剖线a-a’的半导 体元件。
29.图3是剖视示意图，例示本公开一些实施例沿图1的剖线b-b’的半导 体元件。
30.图4是剖视示意图，例示本公开一些实施例的半导体元件。
31.图5是流程示意图，例示本公开一些实施例的半导体元件的制备方法。
32.图6是流程示意图，例示本公开一些其他实施例的半导体元件的制备 方法。
33.图7是顶视示意图，例示本公开一些实施例在半导体元件形成期间形 成一开孔结构在一第一介电层中的中间阶段。
34.图8是剖视示意图，例示本公开一些实施例在形成沿图7的剖线a-a
’ꢀ
的半导体元件的中间阶段。
35.图9是剖视示意图，例示本公开一些实施例在形成沿图7的剖线b-b
’ꢀ
的半导体元件的中间阶段。
36.图10是剖视示意图，例示本公开一些实施例在沿图8的相同剖线的半 导体元件形成期间形成一衬垫材料在开孔结构中的中间阶段。
37.图11是剖视示意图，例示本公开一些实施例在沿图9的相同剖线的半 导体元件形成期间形成一衬垫材料在开孔结构中的中间阶段。
38.图12是剖视示意图，例示本公开一些实施例在沿图10的相同剖线的 半导体元件形成期间以一导电材料填满开孔结构的中间阶段。
39.图13是剖视示意图，例示本公开一些实施例在沿图11的相同剖线的 半导体元件形成期间以一导电材料填满开孔结构的中间阶段。
40.图14是顶视示意图，例示本公开一些实施例在半导体元件形成期间执 行一平坦化工艺的中间阶段。
41.图15是剖视示意图，例示本公开一些实施例在形成沿图14的剖线a-a
’ꢀ
的半导体元件的中间阶段。
42.图16是剖视示意图，例示本公开一些实施例在形成沿图14的剖线b-b
’ꢀ
的半导体元件的中间阶段。
43.图17是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间形成一第一介电层在一半导体基底上的中间阶段。
44.图18是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间形成一栅极结构在第一介电层上以及形成多个井区在半导体基底中的中 间阶段。
45.图19是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间形成一第二介电层在第一介电层上以及形成一开孔在第二介电层中的中 间阶段。
46.图20是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间依序形成一阻障材料以及一导电材料在开孔中的中间阶段。
47.图21是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间将阻障材料与导电材料平坦化的中间阶段。
48.图22是剖视示意图，例示本公开一些其他实施例在半导体元件形成期 间形成一栅极导电栓塞在栅极结构上的中间阶段。
49.附图标记说明：
50.10：制备方法
51.100：半导体元件
52.103：第一介电层
53.105：图案化遮罩
54.110：开孔结构
55.110a：第一部
56.110b：第二部
57.110c：第三部
58.120：开孔结构
59.120a：第一部
60.120b：第二部
61.120c：第三部
62.123：衬垫材料
63.125a：第一衬垫
64.125b：第二衬垫
65.125c：熔丝链
66.133：导电材料
67.135a：第一电极
68.135b：第二电极
69.141：第二介电层
70.143：导电接触点
71.200：半导体元件
72.201：半导体基底
73.203：绝缘结构
74.205：深井区
75.207：第一介电层
76.207’：部分
77.209：栅极介电层
78.211：栅极电极层
79.213：栅极结构
80.215：栅极间隙子
81.217：第一井区
82.219：第二井区
83.221：第二介电层
84.223：图案化遮罩
85.230：开孔
86.240：开孔
87.243：阻障材料
88.245：阻障层
89.253：导电材料
90.255：导电栓塞
91.257：导电结构
92.263：图案化遮罩
93.270：开孔
94.280：开孔
95.283：栅极导电栓塞
96.291：第三介电层
97.293：导电层
98.295：导电层
99.30：制备方法
100.300：反熔丝结构
101.s11：步骤
102.s13：步骤
103.s15：步骤
104.s17：步骤
105.s19：步骤
106.s21：步骤
107.s23：步骤
108.s31：步骤
109.s33：步骤
110.s35：步骤
111.s37：步骤
112.s39：步骤
113.s41：步骤
114.s43：步骤
115.t1：上表面
116.t2：上表面
117.t3：上表面
118.t4：上表面
119.w1：宽度
120.w2：宽度
121.w3：宽度
具体实施方式
122.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然， 这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述 中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触 的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一 和第二部件不会直接接触的实施例。另外，本公开的实施例
可能在许多范 例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内 文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定 的关系。
123.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、
ꢀ“
下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语 来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空 间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的 不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中 所用的空间相对关系描述语可同样相应地进行解释。
124.图1是顶视示意图，例示本公开一些实施例的半导体元件100。图2及 图3是剖视示意图，分别例示本公开一些实施例沿图1的剖线a-a’及剖线 b-b’的各半导体元件。在一些实施例中，半导体元件100为一熔丝结构。 如图1到图3所示，半导体元件100具有一第一介电层103；一图案化遮罩 105，设置在第一介电层103上；以及一第二介电层141，设置在图案化遮 罩105上。应当理解，为了简化附图，如图2及图3所示的第二介电层141 并未显示在图1的顶视图中。
125.再者，半导体元件100具有一第一电极135a、一第二电极135b、一第 一衬垫125a、一第二衬垫125b以及一熔丝链125c，而熔丝链125c设置在 第一介电层103中。在一些实施例中，依据一些实施例，第一电极135a、 第二电极135b、第一衬垫125a、第二衬垫125b以及熔丝链125c的各下部 嵌入在第一介电层103中，且第一电极135a、第二电极135b、第一衬垫125a、 第二衬垫125b以及熔丝链125c的各上部嵌入在图案化遮罩105中。
126.在一些实施例中，第一电极135a与第二电极135b分隔开，且熔丝链 125c设置在第一电极135a与第二电极135b之间，并电性连接到第一电极 135a与第二电极135b。在一些实施例中，第一电极135a被第一衬垫125a 所围绕，且第二电极135b被第二衬垫125b所围绕。在一些实施例中，第 一电极135a的各侧壁与下表面被第一衬垫125a所覆盖，且第二电极135b 的各侧壁与下表面被第二衬垫125b所覆盖。换言之，第一电极135a通过 第一衬垫125a而与第一介电层103及图案化遮罩105分隔开，且第二电极 135b通过第二衬垫125b而与第一介电层103及图案化遮罩105分隔开。
127.应当理解，第一衬垫125a、第二衬垫125b以及熔丝链125c为实体连 接，以形成在其间没有界面的一连续结构。指示在图1中第一衬垫125a、 第二衬垫125b以及熔丝链125c的各边界的虚线则是用于使本公开清楚。 在第一衬垫125a、第二衬垫125b与熔丝链125c之间并不存在明显的界面。 在一些实施例中，第一衬垫125a、第二衬垫125b与熔丝链125c的制作技 术包含相同工艺，且包含相同材料。在一些实施例中，举例来说，第一衬 垫125a、第二衬垫125b与熔丝链125c包含铜锰，且第一电极与第二电极 包含铜。
128.仍请参考图1到图3，半导体元件100还具有多个导电接触点143，设 置在第二介电层141中。在一些实施例中，该等导电接触点143中的一第 一组设置在第一电极135a上并电性连接到第一电极135a，而该等导电接触 点143中的一第二组设置在第二电极135b上并电性连接到第二电极135b。 虽然在图1中仅显示三个导电接触点143在每一个第一电极135a与第二电 极135b上，但可提供任意数量的导电接触点143在第一电极135a与第二 电极135b上。
129.图4是剖视示意图，例示本公开一些实施例的半导体元件200。在一些 实施例中，半导体元件200具有一反熔丝结构300，将于后详细描述。
130.如图4所示，半导体元件200具有一半导体基底201；多个绝缘结构 203，设置在半导体基底201中；一深井区205，设置在半导体基底201中 且在该等绝缘结构203之间；以及一第一井区217与一第二井区219，设置 在深井区205中。在一些实施例中，第一井区217与第二井区219具有一 第一导电类型，深井区205具有一第二导电类型，而第二导电类型与第一 导电类型为相反。举例来说，深井区205为轻度掺杂有一p型掺杂物，而 第一井区217与第二井区219为重度掺杂有一n型掺杂物。
131.再者，在一些实施例中，半导体元件200具有一第一介电层207，设置 在半导体基底201上并覆盖第一井区217与第二井区219；一栅极结构213 与一导电结构257，设置在第一介电层207上；以及一栅极导电栓塞283， 设置在栅极结构213上。在一些实施例中，栅极结构213设置在第一井区 217与第二井区219之间，而导电结构257设置在第一井区217上。应当理 解，导电结构257通过第一介电层207的一部分而与第一井区217分隔开。
132.在一些实施例中，栅极结构213具有一栅极介电层209以及一栅极电 极层211，而栅极电极层211设置在栅极介电层209上。在一些实施例中， 多个栅极间隙子215设置在栅极结构213的相对两侧壁上。此外，导电结 构257具有一阻障层245以及一导电栓塞255，而导电栓塞255设置在阻障 层245上。在一些实施例中，阻障层245覆盖导电栓塞255的一下表面以 及各侧壁。在一些实施例中，举例来说，阻障层245包含铜锰，而导电栓 塞255包含铜。
133.仍请参考图4，半导体元件200还具有一第二介电层221，设置在第一 介电层207上；一第三介电层291，设置在第二介电层221上；以及导电层 293与295，设置在第三介电层291中。在一些实施例中，栅极结构213、 导电结构257以及栅极导电栓塞283设置在第二介电层221中。在一些实 施例中，导电层293设置在导电结构257上并电性连接到导电结构257，而 导电层295设置在栅极结构213上并经由栅极导电栓塞283而电性连接到 栅极结构213。
134.在一些实施例中，第一介电层207具有一部分207’，该部分207’夹置 在导电结构257与第一井区217之间。应当理解，第一井区217、导电结构 257以及第一介电层207的该部分207’一起形成反熔丝结构300。导电结构 257可视为反熔丝结构300的上电极，而第一井区217可视为反熔丝结构 300的下电极。
135.图5是流程示意图，例示本公开一些实施例的半导体元件(例如半导体 元件100)的制备方法10，而制备方法10包括步骤s11、s13、s15、s17、 s19、s21。图6是流程示意图，例示本公开一些其他实施例的半导体元件(例 如半导体元件200)的制备方法30，而制备方法30包括步骤s31、s33、s35、 s37、s39、s41、s43。图5的步骤s11到s21以及图6的步骤s31到s43 结合下列附图进行详细说明。
136.图7是顶视示意图，例示本公开一些实施例在半导体元件100形成期 间形成一开孔结构120在一第一介电层103中的中间阶段。图8是剖视示 意图，例示本公开一些实施例在形成沿图7的剖线a-a’的半导体元件的中 间阶段。图9是剖视示意图，例示本公开一些实施例在形成沿图7的剖线 b-b’的半导体元件的中间阶段。如图7到图9所示，提供一第一介电层103， 且具有一开孔结构110的一图案化遮罩105形成在第一介电层103上。
137.在一些实施例中，第一介电层103包含氧化硅、氮化硅、氮氧化硅、 其组合或是其他介电材料。第一介电层103可形成在一半导体基底(图未示) 上，例如在一半导体芯片中的部分的一层间介电(ild)层或层间金属介电 (imd)层。此外，在图案化遮罩105中的开孔
结构110具有一第一部110a、 一第二部110b以及一第三部110c，而第三部110c设置在第一部110a与第 二部110b之间并连接到第一部110a与第二部110b。
138.如图7到图9所示，依据一些实施例，在第一介电层103上使用图案 化遮罩当作一蚀刻遮罩而执行一蚀刻工艺，以使一开孔结构120形成在第 一介电层120中。其对应步骤示出在如图5所示的方法10中的步骤s11。 在一些实施例中，蚀刻工艺包括一湿蚀刻工艺、一干蚀刻工艺或其组合， 而开孔结构110则从图案化遮罩105转变成第一介电层103，以便形成开孔 结构120。
139.在一些实施例中，开孔结构120并未穿经第一介电层103。类似于在图 案化遮罩105中的开孔结构110的图案，开孔结构120具有一第一部120a、 一第二部120b以及一第三部120c，而第三部120c设置在第一部120a与第 二部120b之间并连接到第一部120a与第二部120b。在一些实施例中，开 孔结构110的第一部110a与开孔结构120的第一部120a具有一宽度w1(请 参考图8)，开孔结构110的第三部110c与开孔结构120的第三部120c具 有一宽度w2(请参考图9)，且宽度w1大于宽度w2。
140.由于开孔结构110的第二部110b与开孔结构120的第二部120b的各 轮廓类似于开孔结构110的第一部110a与开孔结构120的第一部120a，所 以并未示出沿第二部110b与120b的剖视示意图。在一些实施例中，开孔 结构110的第二部110b与开孔结构120的第二部120b具有一宽度(图未示)， 大致相同于图8中的宽度w1。因此，第二部110b与120b的宽度亦大于第 三部110c与120c的宽度w2。应当理解，宽度w1、w2及w3为相互平行。
141.图10是剖视示意图，例示本公开一些实施例在沿图8的相同剖线(意即 剖线a-a’)的半导体元件100形成期间形成一衬垫材料123在开孔结构110 中的中间阶段。图11是剖视示意图，例示本公开一些实施例在沿图9的相 同剖线(意即剖线b-b’)的半导体元件100形成期间形成一衬垫材料123在 开孔结构120中的中间阶段。如图10及图11所示，衬垫材料123共形地 沉积在开孔结构110与120中，且在图案化遮罩105的上表面上。其对应 步骤示出在如图5所示的方法10中的步骤s13。
142.开孔结构110、120的第一部110a、120a与第二部110b、120b具有宽 度，大于开孔结构110、120的第三部110c、120c的宽度。因此，第三部 110c、120c被衬垫材料123完全填满，同时第一部110a、120a与第二部110b、 120b被衬垫材料123部分填满。在一些实施例中，第一部110a与第二部110b 的各侧壁以及第一部120a与第二部120b的各下表面与各侧壁被趁衬垫材 料123加衬。在一些实施例中，衬垫材料123包含铜锰，且其制作技术包 含一沉积工艺，例如一化学气相沉积(cvd)工艺、一原子层沉积(ald)工艺、 一物理气相沉积(pvd)工艺或其组合。
143.图12是剖视示意图，例示本公开一些实施例在沿图10的相同剖线(意 即剖线a-a’)的半导体元件100形成期间以一导电材料133填满开孔结构 110的中间阶段。图13是剖视示意图，例示本公开一些实施例在沿图11的 相同剖线(意即剖线a-a’)的半导体元件100形成期间以一导电材料133填 满开孔结构的中间阶段。
144.如图12及图13所示，导电材料133形成在开孔结构110、120中且在 图案化遮罩105的上表面上。其对应步骤示出在如图5所示的方法10中的 步骤s15。在一些实施例中，导电材料133包含铜，且其制作技术包含一沉 积工艺，例如一cvd工艺、一ald工艺、一pvd工艺、一喷溅工艺、一 镀覆工艺或其组合。应当理解，依据一些实施例，开孔结构110、120的余 留
的第一部110a、120a以及余留的第二部110b、120b被导电材料133完全 填满。
145.图14是顶视示意图，例示本公开一些实施例在半导体元件100形成期 间执行一平坦化工艺的中间阶段。图15是剖视示意图，例示本公开一些实 施例在形成沿图14的剖线a-a’的半导体元件的中间阶段。图16是剖视示 意图，例示本公开一些实施例在形成沿图14的剖线b-b’的半导体元件的中 间阶段。如图14到图16所示，在衬垫材料123与导电材料133上执行一 平坦化工艺，直到图案化遮罩105暴露为止。其对应步骤示出在如图5所 示的方法10中的步骤s17。
146.平坦化工艺可包括一化学机械研磨(cmp)工艺。在一些实施例中，平坦 化工艺移除衬垫材料123与导电材料133在图案化遮罩105中的开孔结构 110外侧以及在第一介电层103中的开孔结构120外侧的多余部分。结果， 衬垫材料123在开孔结构110、120的第一部110a、120a中的一余留部分经 配置成第一衬垫125a，衬垫材料123在在开孔结构110、120的第二部110b、 120b中的一余留部分经配置成第二衬垫125b，衬垫材料123在在开孔结构 110、120的第三部110c、120c中的一余留部分经配置成熔丝链125c。
147.再者，在平坦化工艺执行之后，导电材料133在开孔结构110、120的 第一部110a、120a中的一余留部分经配置成第一电极135a，而导电材料133 在开孔结构110、120的第二部110b、120b中的一余留部分经配置成第二 电极135b。如图15及图16所示，图案化遮罩105具有一上表面t1，第一 电极135a具有一上表面t2，第一衬垫125a具有一上表面t3，熔丝链125c 具有一上表面t4。在一些实施例中，上表面t1、t2、t3、t4大致相互共 面。在本公开的内容中，字词“大致地(substantially)”意指较佳者为至少90％，更佳者为95％，再更佳者为98％，而最佳者为99％。
148.请参考图1到图3，依据一些实施例，在平坦化工艺之后，第二介电层 141形成在图案化遮罩105上。其对应步骤示出在如图5所示的方法10中 的步骤s19。第二介电层141可包含氧化硅、氮化硅、氮氧化硅、其组合或 其他介电材料，且其制作技术可包含一沉积工艺，例如一cvd工艺、一 ald工艺、一pvd工艺、一旋转涂布工艺或其组合。
149.如图1到图3所示，依据一些实施例，在第二介电层141形成之后， 形成多个导电接触点143以穿经第二介电层141，进而接触第一电极135a 与第二电极135b。其对应步骤示出在如图5所示的方法10中的步骤s21。 在一些实施例中，该等导电接触点143包含一导电材料，例如钨、铝、钛、 钽、金、银、铜或其组合。
150.在一些实施例中，该等导电接触点143的制作技术包括形成多个开孔 (图未示)在第二介电层141中，以暴露第一介电极135a与第二电极135b的 各上表面；以及以一导电材料填满该等开孔。该等开孔的制作技术可包含 使用一图案化遮罩当作一蚀刻遮罩的一蚀刻工艺，且导电材料的制作技术 可包含一沉积工艺，例如一cvd工艺或一ald工艺。然后，可执行一平 坦化工艺，例如化学机械研磨，以移除在第二介电层141的上表面上的任 何多余材料。
151.在该等导电接触点143形成之后，即获得半导体元件100。在本实施例 中，第一衬垫125a与第二衬垫125b包含铜锰，且第一电极135a与第二电 极135b包含铜。该等铜锰衬层(意即第一衬垫125a与第二衬垫125b)可降低 或避免多个空隙(voids)形成在第一电极135a与第二电极135b中，借此降低 接触电阻并改善第一电极135a与第二电极135b的电迁移(electromigration) 可靠度。因此，可改善元件效能。此外，由于熔丝链125c、第一衬垫
125a 以及第二衬垫125b的制作技术可包含使用相同工艺并可包含相同材料，所 以可降低工艺成本。
152.图17到图22是剖视示意图，例示本公开一些其他实施例在半导体元 件200形成期间的各中间阶段。如图17所示，提供半导体基底201。半导 体基底201可为一半导体晶圆，例如一硅晶圆。
153.另外或是此外，半导体基底201可包含元素(elementary)半导体材料、 化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例 子可包括单晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅 (amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的 例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟 (indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗 (sige)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓 铟(gainas)、磷化镓铟(gainp)以及磷砷化镓铟(gainasp)，但并不以此为限。
154.在一些实施例中，半导体基底201包括一外延层(epitaxial layer)。举例 来说，半导体基底201具有一外延层，覆盖一块状(bulk)半导体上。在一些 实施例中，半导体基底201为一绝缘体上覆半导体 (semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buriedoxide layer)以及一半导体层，而埋入氧化物层位在基底上，半导体层位在埋 入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅 (silicon-on-insulator，soi)基底、一绝缘体上覆硅锗(silicongermanium-on-insulator，sgoi)基底或一绝缘体上覆锗 (germanium-on-insulator，goi)基底。绝缘体上覆半导体基底可使用氧离子 布植(注入)分离(separation by implanted oxygen，simox)、晶圆接合(waferbonding)及/或其他适合的方法制造。
155.仍请参考图17，依据一些实施例，该等绝缘结构203形成在半导体基 底201中，以界定多个主动区，且该等绝缘结构203为浅沟隔离(sti)结构。 此外，该等绝缘结构203可包含氧化硅、氮化硅、氮氧化硅或其他可应用 的介电材料，且该等绝缘结构203的制作技术可包括形成一图案化遮罩(图 未示)在半导体基底201上；通过使用该图案化遮罩当作一蚀刻遮罩蚀刻半 导体基底201以形成多个开孔(图未示)；沉积一介电材料在该等开孔中以及 在半导体基底201上；以及平坦化该介电材料，直到半导体基底201暴露 为止。
156.再者，在一些实施例中，深井区205形成在由该等绝缘结构203所界 定的该等主动区中。在一些实施例中，深井区205的制作技术包含一或多 个离子植入工艺，且多个p型掺杂物或多个n型掺杂物可植入在半导体基 底201中以形成深井区205，p型掺杂物或n型掺杂物的植入是取决于半导 体元件200的导电类型，p型掺杂物例如硼、镓或铟，而n型掺杂物例如 磷或砷。
157.仍请参考图17，依据一些实施例，第一介电层207形成在半导体基底 201上并覆盖该等绝缘结构203与深井区205。在一些实施例中，第一介电 层207可包含氧化硅、氮化硅、氮氧化硅、其组合或是其他介电材料，且 其制作技术包含一沉积工艺，例如一cvd工艺、一ald工艺、一pvd工 艺、一旋转涂布工艺或其组合。
158.接着，如图18所示，依据一些实施例，具有栅极介电层209与栅极电 极层211的栅
极结构213形成在第一介电层207上，且多个栅极间隙子形 成在栅极结构213的相对两侧壁上。其对应步骤示出在如图6所示的方法 30中的步骤s33。在一些实施例中，栅极介电层209包含氧化硅、碳化硅、 氮化硅、氮氧化硅、具有高介电常数(high-k)的一介电材料或其组合，且栅 极电极层211包含多晶硅、一金属材料(例如铝、铜、钨、钛、钽)、一金属 硅化物材料或其组合。
159.在一些实施例中，栅极结构213的制作技术包括通过多个沉积工艺依 序形成一栅极介电材料(图未示)以及一栅极电极材料(图未示)在第一介电层 207上。沉积工艺可包括cvd、ald、pvd、喷溅、电镀或其组合。然后， 使用一图案化遮罩(图未示)当作一蚀刻遮罩在该栅极介电材料与该栅极电 极材料上执行一蚀刻工艺。蚀刻工艺可包括一湿蚀刻工艺、一干蚀刻工艺 或其组合。在栅极结构213形成之后，可移除该图案化遮罩。
160.在一些实施例中，该等栅极间隙子215包含氧化硅、碳化硅、氮化硅、 氮氧化硅、其他可应用的介电材料或其组合。在一些实施例中，该等栅极 间隙子215的制作技术包括共形地沉积一间隙子材料(图未示)在栅极结构 213的上表面与各侧壁上以及在第一介电层207的上表面上。沉积工艺可包 括一cvd工艺、一pvd工艺、一ald工艺、一旋转涂布工艺或其他可应 用的工艺。然后，通过一非等向性蚀刻工艺以蚀刻该间隙子材料，其在所 有位置垂直移除相同数量的该间隙子材料，将该等栅极间隙子215留在栅 极结构213的各侧壁上。在一些实施例中，蚀刻工艺为一干蚀刻工艺。
161.再者，在该等栅极间隙子215形成之后，第一井区217与第二井区219 形成在半导体基底201中。在一些实施例中，第一井区217与第二井区219 形成在深井区205中以及在栅极结构213的相对两侧上。其对应步骤示出 在如图6所示的方法30中的步骤s35。在一些实施例中，第一井区217与 第二井区219的制作技术包含使用栅极结构213与该等栅极间隙子215当 作一植入遮罩的一离子植入工艺。
162.用于形成第一井区217与第二井区219的一些掺杂物类似于或相同于 用于形成深井区205的掺杂物，且在文中不再重复其详细描述。在一些实 施例中，在第一井区217中的该等掺杂物的导电类型相同于在第二井区219 中的该等掺杂物的导电类型，而在第一井区217中的该等掺杂物的导电类 型则与在深井区205中的该等掺杂物的导电类型为相反。此外，第一井区 217与第二井区219的植入剂量可大于深井区205的植入剂量。
163.接下来，如图19所示，依据一些实施例，第二介电层221形成在第一 介电层207上并覆盖栅极结构213与该等栅极间隙子215。其对应步骤示出 在如图6所示的方法30中的步骤s37。第二介电层221可包含氧化硅、氮 化硅、氮氧化硅、其组合或是其他介电材料，且其制作技术包含一沉积工 艺，例如一cvd工艺、一ald工艺、一pvd工艺、一旋转涂布工艺或其 组合。在一些实施例中，第二介电层221与第一介电层207包含不同材料。
164.仍请参考图19，依据一些实施例，具有一开孔230的一图案化遮罩223 形成在第二介电层221上，并使用图案化遮罩223当作一蚀刻遮罩在第二 介电层221上执行一蚀刻工艺，以使开孔230从图案化遮罩223转变到第 二介电层221，且获得暴露第一介电层207的一开孔240。在一些实施例中， 开孔230、240形成在第一井区217上。在一些实施例中，蚀刻工艺包括一 湿蚀刻工艺、一干蚀刻工艺或其组合。
165.如图20所示，依据一些实施例，在开孔240形成在第二介电层221中 之后，一阻障材料243以及一导电材料253依序形成在开孔230、240中以 及在图案化遮罩223的上表面
上。在一些实施例中，导电材料253通过阻 障材料243而与第一介电层207、第二介电层221以及图案化遮罩223分隔 开。
166.在一些实施例中，阻障材料243包含铜锰，且其制作技术包含一沉积 工艺，例如一cvd工艺、一ald工艺、一pvd工艺或其组合。在一些实 施例中，导电材料253包含铜，且其制作技术包含一沉积工艺，例如一cvd 工艺、一ald工艺、一pvd工艺、一喷溅工艺、一镀覆工艺或其组合。
167.接着，如图21所示，依据一些实施例，在图案化遮罩223、阻障材料 243以及导电材料253上执行一平坦化工艺，例如一cmp工艺，以移除在 第二介电层221的上表面上的任何多余材料，以便获得具有导电栓塞255 与阻障层245的导电结构257。其对应步骤示出在如图6所示的方法30中 的步骤s39。
168.仍请参考图21，依据一些实施例，具有一开孔270的一图案化遮罩263 形成在第二介电层221上，并通过使用图案化遮罩263当作一蚀刻遮罩在 第二介电层221上执行一蚀刻工艺，以使开孔270从图案化遮罩263转变 到第二介电层221，并获得暴露栅极结构213的一开孔280。在一些实施例 中，栅极电极层211的一部分通过开孔280而暴露。在一些实施例中，蚀 刻工艺包括一湿蚀刻工艺、一干蚀刻工艺或其组合。
169.如图22所示，依据一些实施例，在栅极结构213上的开孔280形成之 后，则形成栅极导电栓塞283以填满开孔280。其对应步骤示出在如图6所 示的方法30中的步骤s41。在一些实施例中，栅极导电栓塞283包含一导 电材料，例如钨、铝、钛、钽、金、银、铜或其组合。栅极导电栓塞283 的制作技术可包含一沉积工艺(例如cvd、ald或是pvd)以及继续的一平 坦化工艺(例如cmp)。
170.请往回参考图4，依据一些实施例，第三介电层291形成在第二介电层 221上，且导电层293、295形成在第三介电层291中。其对应步骤示出在 如图6所示的方法30中的步骤s43。用于形成第三介电层291的一些材料 与工艺类似于或相同于使用于形成第二介电层221的材料与工艺，且在文 中不再重复其详细描述。
171.在一些实施例中，导电层293形成在导电结构257上并电性连接到导 电结构257，且导电层295形成在栅极导电栓塞283上并电性连接到栅极电 栓塞283。在一些实施例中，导电层293、295包含一导电材料，例如钨、 铝、钛、钽、金、银、铜或其组合。导电层293、295的制作技术可包含使 用一图案化遮罩当作一蚀刻遮罩而形成多个开孔(图未示)在第三介电层291 中；形成一导电材料在该等开孔中以及在第三介电层291上；以及执行一 平坦化工艺(例如cmp)以移除在第三介电层291的上表面上的任何多余材 料。
172.在导电层293、295形成之后，即获得具有反熔丝结构300的半导体元 件200。在本实施例中，阻障层245包含铜锰，而导电栓塞255包含铜。该 等铜锰衬层(意即阻障层245)可降低或避免多个空隙(voids)形成在导电栓塞 255中，借此降低接触电阻并改善导电栓塞255的电迁移(electromigration) 可靠度。因此，可改善元件效能。
173.本公开提供半导体元件100、200及其制备方法的一些实施例。在一些 实施例中，围绕该等铜导电结构(例如在半导体元件100中的第一电极135a 与第二电极135b，以及在半导体元件200中的导电栓塞255)的该等铜锰衬 层(例如在半导体元件100中的第一衬垫125a与第二衬垫125b，以及在半 导体元件200中的阻障层245)可降低或避免多个空隙形成在该等导电结构 中，借此降低接触电阻以及改善该导电结构的电迁移
(electromigration)可靠 度。因此，可改善元件效能。
174.本公开的一实施例提供一种半导体元件。该半导体元件具有一第一井 区以及一第二井区，设置在一半导体基底中。该半导体元件亦具有一第一 介电层，设置在该半导体基底上并覆盖该第一井区以及该第二井区；以及 一栅极结构，设置在该第一介电层上，且在该第一井区与该第二井区之间。 该半导体元件还具有一导电结构，设置在该第一井区上，并通过该第一介 电层的一部分而与该第一井区分隔开。该导电结构包括一阻障层以及一导 电栓塞，该导电栓塞设置在该阻障层上，且该阻障层包含铜锰。该第一井 区、该导电结构以及该第一介电层的该部分形成一反熔丝结构。
175.本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包 括形成一第一井区以及一第二井区在一半导体基底中；形成一第一介电层 在该半导体基底上并覆盖该第一井区与该第二井区；形成一栅极结构在该 第一介电层上以及在该第一井区与该第二井区之间；以及形成一导电结构 在该第一井区上并通过该第一介电层的一部分与该第一井区分隔开，其中 该导电结构具有一阻障层以及一导电栓塞，该导电栓塞设置在该阻障层上， 且该阻障层包含铜锰，其中该第一井区、该导电结构以及该第一介电层的 该部分形成一反熔丝结构。
176.本公开提供的一些实施例具有一些有利的特征。通过形成围绕该导电 结构一铜锰衬层，可降低或避免多个空隙形成在该导电结构中，借此降低 接触电阻以及改善该导电结构的电迁移(electromigration)可靠度。因此，可 改善元件效能。
177.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替 代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方 法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
178.再者，本技术案的范围并不受限于说明书中所述的工艺、机械、制造、 物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公 开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同 功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、 物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质 组成物、手段、方法、或步骤包含于本技术案的权利要求范围内。