半导体元件及其制备方法与流程

1.本技术案主张2021年5月13日申请的美国正式申请案第17/319,257号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开关于一种半导体元件以及该半导体元件的制备方法。特别是有关于一种具有堆叠晶粒的半导体元件，以及具有该堆叠晶粒的该半导体元件的制备方法。


背景技术：

3.半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的「先前技术」说明仅提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种半导体元件，具有一第一半导体晶粒，包括一第一基底、一第一电路层、一控制电路以及多个晶粒穿孔，该第一基底包括一第一区以及一第二区，该第一电路层设置在该第一基底上，该控制电路设置在该第一基底的该第一区上以及在该第一电路层中，该多个晶粒穿孔沿着该第一电路层以及该第一基底的该第二区垂直地设置；一第二半导体晶粒，堆叠在该第一半导体晶粒上，并包括多个第二导电垫，分别电性连接到该多个晶粒穿孔与该控制电路；以及一第三半导体晶粒，堆叠在该第一半导体晶粒下，并包括多个第三导电垫，分别电性连接到该多个晶粒穿孔与该控制电路；其中该多个晶粒穿孔、该多个第二导电垫以及该多个第三导电垫一起配置成多个传输通道，经由该多个传输通道，该控制电路能够存取该第二半导体晶粒与该第三半导体晶粒。
6.在一些实施例中，该第二半导体晶粒与该第三半导体晶粒为存储器晶粒。
7.在一些实施例中，该第一电路层包括多个第一装置元件，设置在该第一基底上并设置在该第一电路层中；多个第一互连层，水平地设置在该第一基底上、设置在该第一电路层中且相互分隔开设置；多个第一导电垫，设置在该第一电路层中，大致与该第一电路层的一上表面为共面，且直接接触设置在该第一基底的该第一区上的该多个第二导电垫；以及多个第一导电通孔，分别连接邻近的该第一装置元件与该第一互连层、邻近的所述第一互连层，以及邻近的该第一导电垫与该第一互连层。
8.在一些实施例中，该半导体元件还包括一第一下钝化层，设置在该第一基底与该第三半导体晶粒之间。该多个晶粒穿孔沿着该第一下钝化层垂直地设置，并直接接触设置在该第一基底的该第二区下的该多个第三导电垫。
9.在一些实施例中，该半导体元件还包括多个第一基底穿孔，沿着该第一基底的该
第一区设置，且电性连接该多个第一装置元件以及设置在该第一基底的该第一区下的该多个第三导电垫。
10.在一些实施例中，该半导体元件还包括一第一下钝化层以及多个第一下导电垫，其中该第一下钝化层设置在该第一基底与该第三半导体晶粒之间，其中该多个第一下导电垫设置在该第一下钝化层中，且分别接触该多个第一基底穿孔以及在该第一基底的该第一区下的该多个第三导电垫。
11.在一些实施例中，该第二半导体晶粒包括一第二电路层，设置在该第一电路层上，其中该多个第二导电垫设置在该第二电路层中，且大致与该第二电路层的一下表面为共面；以及一第二基底，设置在该第二电路层上。
12.在一些实施例中，该第二基底的一厚度不同于该第一基底的一厚度。
13.在一些实施例中，该半导体元件还包括多个第二基底穿孔，沿着该第二基底设置，且电性连接到该多个第二导电垫。
14.在一些实施例中，该半导体元件还包括多个连接件，分别设置在该多个第二基底穿孔上。
15.在一些实施例中，该第二半导体晶粒包括多个第一电容器，设置在该第二电路层中、在该第一基底的该第二区上，且电性连接到该多个第二导电垫。
16.在一些实施例中，该多个第一基底穿孔分别包括一填充层，沿着该第一基底的该第一区设置；以及二绝缘层，设置在该填充层的两侧上，并沿着该第一基底的该第一区设置。
17.在一些实施例中，该半导体元件还包括二阻障层，分别设置在该填充层与该二绝缘层之间。
18.在一些实施例中，该半导体元件还包括二粘着层，分别设置在该填充层与该二阻障层之间。
19.在一些实施例中，该半导体元件还包括二晶种层，分别设置在该填充层与该二粘着层之间。
20.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一第一半导体晶粒，该第一半导体晶粒包括一第一基底、多个第一基底穿孔、一第一电路层以及一控制电路，该第一基底包括一第一区以及一第二区，该多个第一基底穿孔在该第一基底的该第一部上，该第一电路层在该第一基底上，该控制电路在该第一基底的该第二部上以及在该第一电路层中；沿着该第一电路层以及该第一基底的该第二部垂直形成多个晶粒穿孔；提供一第二半导体晶粒，该第二半导体晶粒包括多个第二导电垫，大致与该第二半导体晶粒的一上表面为共面；提供一第三半导体晶粒，该第三半导体晶粒包括多个第三导电垫，大致与该第三半导体晶粒的一上表面为共面；翻转该第二半导体晶粒并将该第二半导体晶粒接合到该第一电路层上，以将该多个第二导电垫电性连接到该控制电路与该多个晶粒穿孔；以及将该第一半导体晶粒接合到该第三半导体晶粒上，以将该控制电路与该多个晶粒穿孔电性连接到该多个第三导电垫。
21.在一些实施例中，该第二半导体晶粒与该第三半导体晶粒为存储器晶粒。
22.在一些实施例中，该半导体元件的制备方法还包括形成多个第一基底穿孔在该第一基底中，且电性连接到该控制电路。
23.在一些实施例中，该半导体元件的制备方法还包括执行一薄化制程以缩减该第一基底的一厚度并暴露该多个第一基底穿孔；形成一第一下钝化层以覆盖该第一基底与该多个第一基底穿孔；以及形成多个第一下导电垫在该第一下钝化层中，以电性连接到该多个第一基底穿孔；其中该多个晶粒穿孔沿着该第一电路层、该第一基底的该第二部以及该第一下钝化层垂直地形成；其中该多个第一下导电垫电性连接到该多个第三导电垫。
24.在一些实施例中，该第一下钝化层包含聚苯并恶唑(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、味之素积层膜(ajinomoto buildup film)、阻焊膜(solder resist film)、氮化硅、氧化硅、氮氧化硅、氧化氮化硅(silicon nitride oxide)、磷硅酸玻璃(phosphosilicate glass)、硼硅酸玻璃(borosilicate glass)或是掺杂硼的磷硅酸玻璃(boron-doped phosphosilicate glass)。
25.由于本公开该半导体元件的设计，可明显地减少在不同晶粒之间的电性路径。因此，可减少该半导体元件的功耗。此外，将该控制电路与所述存储器晶粒分隔开可降低所述存储器晶粒的制造复杂度。除此之外，该控制电路可以一制程所制造，该制程产生功率效率高速电路(power-efficient high-speed circuitry)。因此，可改善整体制造效率，并可降低整体制造复杂度。
26.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求书合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号指相同的元件。
28.图1是流程示意图，例示本公开一实施例的半导体元件的制备方法。
29.图2到图11是剖视示意图，例示本公开一实施例的半导体元件的制备方法的一流程。
30.图12是放大剖视示意图，例示本公开一实施例的部分半导体元件。
31.图13到图16是剖视示意图，例示本公开一实施例的各半导体元件。
32.其中，附图标记说明如下：
33.10：制备方法
34.1a：半导体元件
35.1b：半导体元件
36.1c：半导体元件
37.1d：半导体元件
38.1e：半导体元件
39.100：第一半导体晶粒
40.101：第一基底
41.103：第一电路层
42.105：第一装置元件
43.107：第一互连层
44.109：第一导电通孔
45.111：第一导电垫
46.113：第一基底穿孔
47.115：第一下钝化层
48.117：第一下导电垫
49.119：晶粒穿孔
50.200：第二半导体晶粒
51.201：第二基底
52.203：第二电路层
53.205：第二装置元件
54.207：第二互连层
55.209：第二导电穿孔
56.211-1：第二导电垫
57.211-3：第二导电垫
58.213：第二基底穿孔
59.215：第一电容器
60.300：第三半导体晶粒
61.301：第三基底
62.303：第三电路层
63.305：第三装置元件
64.307：第三互连层
65.309：第三导电通孔
66.311-1：第三导电垫
67.311-3：第三导电垫
68.313：第三基底穿孔
69.315：第二电容器
70.401-1：连接件
71.401-3：连接件
72.403-1：微连接件
73.403-3：微连接件
74.405-1：第一虚拟导电垫
75.405-3：第二虚拟导电垫
76.405-5：第三虚拟导电垫
77.405-7：第四虚拟导电垫
78.al：粘着层
79.bl：阻障层
80.fl：填充层
81.il：绝缘层
82.r1：第一区
83.r2：第二区
84.s11：步骤
85.s13：步骤
86.s15：步骤
87.s17：步骤
88.s19：步骤
89.s21：步骤
90.s23：步骤
91.s25：步骤
92.sl：晶种层
93.z：方向
具体实施方式
94.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
95.此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
96.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
97.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
98.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面
的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
99.在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。
100.应当理解，在本公开的描述中，上方(above)(或之上(up))对应z方向箭头的该方向，而下方(below)(或之下(down))对应z方向箭头的相对方向。
101.应当理解，在本公开的描述中，一元件(或一特征)沿着方向z位在最高垂直位面(level)的一表面，表示成该元件(或该特征)的一上表面。一元件(或一特征)沿着方向z位在最低垂直位面(level)的一表面，表示成该元件(或该特征)的一下表面。
102.图1是流程示意图，例示本公开一实施例的半导体元件1a的制备方法10。图2到图11是剖视示意图，例示本公开一实施例的半导体元件1a的制备方法的一流程。
103.请参考图1及图2，在步骤s11，可提供一第一基底101，且多个第一基底穿孔113可形成在第一基底101中。
104.请参考图2，第一基底101可为一块状(bulk)半导体基底。举例来说，该块状半导体可包含一元素半导体、一化合物半导体，该元素半导体例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他iii-v族化合物半导体或ii-vi族化合物半导体。
105.请参考图2，第一基底101可包括一第一区r1以及一第二区r2。在一些实施例中，第二区r2可紧邻第一区r1。在一些实施例中，在顶视图中(图未示)，第二区r2可为第一基底101的中心区。第一区r1可为第一基底101的周围电路区，其围绕该中心区。
106.应当理解，在本公开的描述中，第一区r1可包括第一基底101的一部分以及在第一基底101的该部分上方与下方的多个空间。描述一元件设置在第一区r1上意指该元件设置在第一基底101的该部分的一上表面上。描述一元件设置在第一区r1中则意指该元件设置在第一基底101的该部分中；然而，该元件的一上表面可齐平于第一基底101的该部分的该上表面。描述一元件设置在第一区r1上方意指该元件设置在第一基底101的该部分的上表面上方。描述一元件设置在第一区r1下方意指该元件设置在第一基底101的该部分的下表面下方；其中该元件接触第一基底101的该部分的下表面或是远离第一基底101的该部分的下表面。据此，第二区r2可包括第一基底101的其他部分以及在第一基底101的该其他部分上方或下方的多个空间。
107.请参考图2，多个第一基底穿孔113可形成在第一基底101中。在一些实施例中，多个第一基底穿孔113仅形成在第一基底101的第一区r1中。在一些实施例中，多个第一基底
穿孔113可形成在第一基底101的第一区r1与第二区r2中。为了简洁、清楚以及便于描述，所以仅描述一个基底穿孔113。在一些实施例中，第一基底穿孔113的宽度可介于大约1μm到大约22μm之间以及介于大约5μm到大约15μm之间。在一些实施例中，第一基底穿孔113的深度可介于大约20μm到大约160μm之间或是介于大约50μm到大约130μm之间。
108.在一些实施例中，第一基底穿孔113可从第一基底101的上表面延伸到第一基底101的下表面。在一些实施例中，第一基底穿孔113的制作技术可包含一通孔优先制程(via-first process)。在一些实施例中，举例来说，第一基底穿孔113可包含一掺杂半导体材料，例如掺杂多晶硅、掺杂多晶锗、掺杂多晶硅锗或其他适合的导电材料。应当理解，在前段(front-end-of line)制程期间，用于第一基底穿孔113的材料应该具有足够的热稳定性，以承受高温处理。
109.请参考图1及图3，在步骤s13，一第一电路层103可形成在第一基底101上，且一控制电路可形成在第一电路层103中。
110.请参考图3，第一电路层103可形成在第一基底101上。第一电路层103可包括多个层间介电层及/或多个层间金属介电层，其包含控制电路及/或其他功能单元。在本公开的描述中，一功能单元通常表示功能相关逻辑电路，其出于功能目的而已经划分成一不同单元。在一些实施例中，所述功能单元通常可为高度复杂电路，例如处理器核心、存储器控制器或加速器单元。在一些其他实施例中，一功能单元的复杂度与功能性可更加复杂或是更不复杂。
111.在一些实施例中，控制电路可表示成其中一个功能单元。在一些实施例中，控制电路可仅为包含在第一电路层103中的功能单元。在一些实施例中，控制单元可仅设置在第一基底101的第一区r1上。在一些实施例中，控制电路可设置在第一基底101的第一区r1与第二区r2上。在一些实施例中，控制电路(或其他功能单元)可包括多个第一装置元件105、多个第一互连层107、多个第一导电通孔109以及多个第一导电垫111。在一些实施例中，控制电路可电性耦接到多个第一基底穿孔113。
112.请参考图5，第一装置元件105可为晶体管，例如互补式金属氧化物半导体(complementary metal-oxide-semiconductor transistors)、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors)、鳍式场效晶体管(fin field-effect-transistors)或其组合。多个互连层107可相互分隔开并可沿着方向z而水平地设置在所述层间介电层及/或所述层间金属介电层中。在本实施例中，所述最上面的第一互连层107可称为多个第一导电垫111。多个第一导电垫111的各上表面可大致与第一电路层103的上表面为共面。多个第一导电通孔109可沿着方向z连接相邻的多个第一互连层107、相邻的第一装置元件105与第一互连层107，以及相邻的第一导电垫111与第一互连层107。在一些实施例中，多个第一导电通孔109可改善在第一电路层103中的散热，并可提供在第一电路层103中的结构支撑。
113.应当理解，在本公开的描述中，第一装置元件105、第一互连层107、第一导电通孔109以及第一导电垫111的数量仅用于图例说明目的。前述导电特征的数量可多于或少于如图3所描述的数量。
114.在一些实施例中，举例来说，所述层间介电层及/或所述层间金属介电层可包含氧化硅、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、低介电常数(low-k)介电材料、
类似物或其组合。所述低介电常数介电材料可具有一介电常数，该介电常数小于3.0或甚至小于2.5。在一些实施例中，所述低介电常数介电材料可具有一介电常数，该介电常数小于2.0。所述层间介电层及/或所述层间金属介电层的制作技术可包含多个沉积制程，例如化学气相沉积、等离子体加强化学气相沉积或类似方法。在所述沉积制程之后可执行多个平坦化制程，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。在所述层间介电层及/或所述层间金属介电层形成期间，可形成控制电路与多个功能单元。
115.应当理解，在本公开的描述中，若是存在一个水平面，一表面与该水平面的偏离不会超过该表面的均方根粗糙度的三倍的话，则该表面为「大致平坦(substantially flat)」。
116.在一些实施例中，多个第一互连层107、多个第一导电通孔109与多个第一导电垫111可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
117.为了简洁、清楚以及便于描述，仅描述一个第一导电垫111。
118.在一些实施例中，一垫开孔(在图3中未示)可形成在第一电路层103中，且可形成一导电材料以填满该垫开孔进而形成第一导电垫111。该垫开孔的制作技术可包含一微影制程以及接续的一蚀刻制程。最上面的第一导电通孔109的上表面可经由该垫开孔而暴露。
119.在一些实施例中，蚀刻制程可为一非等向性干蚀刻制程，其使用氩气与四氟甲烷(tetrafluoromethane)当作蚀刻剂。蚀刻制程的一制程温度可介于大约120℃到大约160℃之间。蚀刻制程的一制程压力可介于大约0.3torr到大约0.4torr之间。蚀刻制程的一制程时间(process duration)可介于大约33秒到大约39秒之间。或者是，在一些实施例中，蚀刻制程可为一非等向性干蚀刻制程，其使用氦气与三氟化氮(nitrogen trifluoride)当作蚀刻剂。蚀刻制程的一制程温度可介于大约80℃到大约100℃之间。蚀刻制程的一制程压力可介于大约1.2torr到大约1.3torr之间。蚀刻制程的一制程时间可介于大约20秒到大约30秒之间。
120.在一些实施例中，在该垫开孔形成之后，可执行一清洗制程。清洗制程包括把氢与氩的一混合物当作一远距离等离子体(remote plasma)，在制程温度介于大约250℃到大约350℃之间，一制程压力介于大约1torr到大约10t之间，以及供应给设备执行清洗制程的一偏压能量(bias energy)的存在条件下。偏压能量可介于大约0w到大约200w之间。清洗制程可经由垫开孔而移除在最上面的导电特征(例如第一导电通孔109)的一上表面上的氧化物，而不会损害到最上面的导电特征，该氧化物源自于在空气中的氧气的氧化。
121.可依序在第一电路层103与该垫开孔上执行一钝化制程。钝化制程可包括在介于大约200℃到大约400℃之间的一制程温度将中间半导体元件浸渍在一前驱物中，其中该前驱物为三甲硅基二甲胺(dimethylaminotrimethylsilane)、四甲基硅烷(tetramethylsilane)，或其类似物。可使用一紫外线能量以促进钝化制程。可使用紫外线辐射以促进钝化制程。钝化制程可经由该垫开孔并借由将其表面孔洞密封而钝化第一电路层103的各侧壁，以减少未期望的侧壁生长，其在接下来的处理步骤期间，可影响半导体元件1a的电子效能。因此，可提升半导体元件1a的效能与可靠度。
122.在一些实施例中，可以导电材料依序借由喷溅、电镀或无电镀覆以填满垫开孔。举例来说，当该垫开孔使用一铝铜材料当来源且借由喷溅填满该垫开孔时，则喷溅的制程温
度可介于大约100℃到大约400℃之间。喷溅的制程压力可介于大约1mtorr到大约100mtorr之间。再喷溅之后，可执行一蚀刻制程以修整(trim)填满的导电材料，进而形成第一导电垫111。蚀刻制程可使用蚀刻制程可使用氯(chlorine)或氩气当作蚀刻剂。氯的蚀刻剂流量可介于大约10sccm(标准立方公分/每分钟，standard cubic centimeters per minute)到大约30sccm之间。氩气的蚀刻剂流量可介于大约900sccm到大约1100sccm之间。蚀刻制程的一制程温度可介于大约50℃到大约200℃之间。蚀刻制程的一制程压力可介于大约50mtorr到大约10torr之间。蚀刻制程的一制程时间可介于大约30秒到大约200秒之间。在此例中，第一导电垫111可具有一厚度，介于大约400nm到大约1100nm之间，且第一导电垫111可包含铝铜合金。在铝中小量的铜可改善电迁移(electromigration)电阻，还进一步减少一铝薄膜层的表面上的铝小突起的小丘的出现。
123.举其他例子来说，该垫开孔可使用一镀覆溶液(plating solution)的一电镀制程所填满。镀覆溶液可包括硫酸铜(copper sulfate)、甲烷磺酸铜(copper methane sulfonate)、葡萄糖酸盐铜(copper gluconate)、氨基磺酸盐铜(copper sulfamate)、硝酸铜(copper nitrate)、磷酸铜(copper phosphate)或氯化铜(copper chloride)。镀覆溶液的ph值可介于大约2到大约6之间，或是介于大约3到大约5之间。电镀制程的制程温度可维持在大约40℃到大约75℃之间，或是在大约50℃到大约70℃之间。在此例中，第一导电垫111可包含铜。
124.在一些实施例中，电镀溶液可包括加速剂(accelerators)、抑制剂(suppressors)和均匀剂(levelers)。加速剂可包括一极性硫、氧或氮功能群，以帮助提升沉积率，并可促进密集成核。加速剂可以一低浓度程度存在，举例来说，该低浓度程度介于大约0到大约200ppm之间。抑制剂是降低镀覆速率的添加剂，且通常以更高的浓度存在于电镀槽(plating bath)中，例如在约5ppm和约1000ppm之间。抑制剂可为具有高分子量(molecular weight)的聚合界面活性剂(polymeric surfactant)，例如聚乙二醇(polyethylene glycol)。
125.抑制剂可借由吸附在表面以及形成一阻障层的铜离子以减慢沉积率。因为其大尺寸与低扩散率，抑制剂不太可能到达该垫开孔的下部。因此，大部分的抑制效果可发生在第一开孔op1的上部处，以帮助减少填充材料(例如铜)的过载并避免该垫开孔关闭(closing)。
126.均匀剂可用于改善填充效能，降低表面粗糙度，并避免在该垫开孔的上部处的铜沉积。均匀剂可以一小浓度存在，举例来说，该小浓度介于大约1ppm到大约100ppm之间。举例来说，均匀剂可为3-mercapto-1-propanesulfonate、(3-sulfopropyl)disulfide或是3,3-thiobis(1-propanesulfonate)。
127.在一些实施例中，第一导电垫111可包括一下部以及一上部。该下部可形成在该垫开孔的该下部上。该上部可形成在该下部上，并完全填满该垫开孔。该下部可包含镍。该上部可包含钯、钴或其组合。
128.在一些实施例中，第一导电垫111所设置的该层第一电路层103可包含一聚合材料，例如聚苯并恶唑(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、味之素积层膜(ajinomoto buildup film)、阻焊膜(solder resist film)或类似物。该聚合材料(例如聚酰亚胺)具有许多吸引人的特性，例如能够填充高深宽
比的多个开口、一相对低的介电常数(大约3.2)、一简单的沉积制程、在下层中的多个锐利特征或步骤的减少、以及固化后高温耐受性。此外，一些光敏聚合材料(例如光敏聚酰亚胺)可具有所有前述特性，并可图案化成类似于一光阻遮罩，且在图案化与蚀刻之后，可保留在一表面上以当成一钝化层的一部份，而该表面即在该光敏聚合材料已经沉积在其上。
129.请参考图1及图4，在步骤s15，一第一下钝化层115可形成在第一基底101下，且多个第一下导电垫117可形成在第一下钝化层115中，以电性连接到多个第一基底穿孔113。
130.请参考图4，一第一下钝化层115可形成在第一基底101下，且直接接触第一基底101的下表面。在一些实施例中，第一下钝化层115可包含聚苯并恶唑(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、味之素积层膜(ajinomoto buildup film)、阻焊膜(solder resist film)、类似物或其组合。包含聚合材料的第一下钝化层115可具有许多吸引人的特性，例如能够填充高深宽比的多个开口、一相对低的介电常数(大约3.2)、一简单的沉积制程、在下层中的多个锐利特征或步骤的减少、以及固化后高温耐受性。在一些其他实施例中，第一下钝化层115可为一介电层。该介电层可包含一氮化物、一氧化物、一氮氧化物或其组合，该氮化物例如氮化硅，该氧化物例如氧化硅，该氮氧化物例如氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、类似物或其组合。
131.在一些实施例中，第一下钝化层115的制作技术可包含旋转涂布、层压(lamination)、沉积或类似方法。沉积可包括化学气相沉积，例如等离子体加强化学气相沉积。等离子体加化学气相沉积的一制程温度可介于大约350℃到大约450℃之间。等离子体加化学气相沉积的一制程压力可介于大约2.0torr到大约2.8torr之间。等离子体加化学气相沉积的一制程时间可介于大约8秒到大约12秒之间。
132.请参考图4，多个第一下导电垫117可沿着第一下钝化层115而形成，并分别且对应电性连接到多个第一基底穿孔113。在一些实施例中，多个第一下导电垫117可仅形成在第一基底101的第一区r1下方。在一些实施例中，多个第一下导电垫117可形成在第一基底101的第一区r1以及第二区r2下方。在一些实施例中，多个第一下导电垫117的制作技术可包含类似于第一导电垫111的一程序，且在文中不再重复其描述。在一些实施例中，举例来说，多个第一下导电垫117可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
133.在一些实施例中，第一下钝化层115与多个第一下导电垫117可在一第一载体基底(first carrier substrate)的辅助下形成。在一些实施例中，在图3中所描述的中间半导体元件可形成在第一载体基底上，然后以上下颠倒的方式翻转(flipped)。第一下钝化层115与多个第一下导电垫117可依序形成在第一基底101上。在第一下钝化层115与多个第一下导电垫117形成之后，可移除第一载体基底，并可往回翻转该中间半导体元件。
134.在一些实施例中，可省略第一下钝化层115与多个第一下导电垫117。
135.请参考图1及图5，在步骤s17，多个晶粒穿孔119可沿着第一电路层103、第一基底101以及第一下钝化层115而形成。
136.为了简洁、清楚以及便于描述，所以仅描述一个晶粒穿孔119。
137.请参考图5，晶粒穿孔119的各侧壁可大致呈垂直。在一些实施例中，晶粒穿孔119的各侧壁可呈锥形。举例来说，晶粒穿孔119的侧壁与第一电路层103的上表面之间的一角
度，可介于大约85度到大约88度之间。在一些实施例中，晶粒穿孔119的制作技术可包含沿着第一电路层103、第一基底101以及第一下钝化层115形成一通孔开孔(via opening)(在图5中未示)。举例来说，该通孔开孔的制作技术可包含激光钻孔、喷粉微加工(powder blast micromaching)、深反应离子蚀刻(deep reactive ion etching)或是使用氢氧化物的湿蚀刻，该氢氧化物例如氢氧化钾(potassium hydroxide)、氢氧化钠(sodium hydroxide)、氢氧化铷(rubidium hydroxid)、氢氧化铵(ammonium hydroxide)或是四甲基氢氧化铵(tetra methyl ammonium hydroxide)。举例来说，可借由电镀依序填满该通孔开孔以形成晶粒穿孔119。在一些实施例中，晶粒穿孔119可在第一载体基底的辅助下形成。
138.在一些实施例中，晶粒穿孔119的制作技术可包含将所述第一导电穿孔109垂直堆叠在第一电路层103中、将第一基底101垂直堆叠在第一基底穿孔113中以及将第一下钝化层115垂直堆叠在第一下导电垫117中。
139.请参考图1、图6及图7，在步骤s19，可提供一第二半导体晶粒200以及一第三半导体晶粒300。
140.请参考图6，第二半导体晶粒200可包括一第二基底201、一第二电路层203、多个第二装置元件205、多个第二互连层207、多个第二导电穿孔209、多个第二导电垫211-1、211-3、多个第二基底穿孔213以及多个第一电容器215。
141.请参考图6，第二基底201可具有类似于第一基底101的一结构，并可包含类似于第一基底101的一材料，且在文中不再重复其描述。多个基底穿孔213可以类似于如图2所描述的第一基底穿孔113的一程序形成在第二基底201中，且在文中不再重复其描述。多个第二基底穿孔213可电性连接到多个第二装置元件205。在一些实施例中，可省略多个第二基底穿孔213。
142.请参考图6，第二电路层203可形成在第二基底201上，并可包括多个层间介电层及/或多个层间金属介电层，其包含多个第二装置元件205、多个第二互连层207、多个第二导电通孔209、多个第二导电垫211-1、211-3以及多个第一电容器215。多个装置元件205可为晶体管，例如互补式金属氧化物半导体(complementary metal-oxide-semiconductor transistors)、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors)、鳍式场效晶体管(fin field-effect-transistors)、类似物或其组合。
143.请参考图6，多个第二互连层207可相互分隔开，并可沿着方向z而水平地设置在第二电路层203的所述层间介电层及/或所述层间金属介电层中。在本实施例中，最上面的第二互连层207可称为多个第二导电垫211-1、211-3。多个第二导电垫211-1、211-3的各上表面可大致与第二电路层203的上表面为共面。多个第二导电通孔209可沿着方向z连接相邻的多个第二互连层207、相邻的第二装置元件205与第二互连层207、相邻的所述第二导电垫211-1、211-3与第二互连层207，以及相邻的第二导电垫211-1、211-3与第一电容器215。
144.每一电容器215可包括一绝缘体-导体-绝缘体结构，并可分别且对应电性耦接到多个第二导电垫211-1、211-3与多个第二装置元件205。
145.多个第二装置元件205、多个第二互连层207、多个第二导电通孔209、多个第二导电垫211-1、211-3以及多个第一电容器215可一起架构成第二半导体晶粒200的多个功能单元。在本实施例中，第二半导体晶粒200的所述功能单元可一起配合作动，并提供一存储器
功能。前述第二半导体晶粒200的所述元件的架构可表示成第二半导体晶粒200的电路布局(layout)。在一些实施例中，第二半导体晶粒200的所述功能单元可仅包括核心存储电路(core storage circuitry)，例如输入/输出(i/o)与时钟(clocking)电路。第二半导体晶粒200的所述功能单元可能不包括任何控制电路或高速电路。
146.在一些实施例中，所述第二导电垫211-1可设置在第二基底201的一第一区r1处，且所述第二导电垫211-3可设置在第二基底201的一第二区r2处。第二基底穿孔213可仅设置在第二基底201的第一区r1上。多个第一电容器215可仅设置在第二基底201的第二区r2上。在一些实施例中，在顶视图中(图未示)，第二基底201的第一区r1可为周围区，且第二基底201的第二区r2可为中心区，而中心区被周围区所围绕。
147.请参考图7，第三半导体晶粒300可具有类似于第二半导体晶粒200的一结构。第三半导体晶粒300可包括一第三基底301、一第三电路层303、一第三装置元件305、一第三互连层307、多个第三导电通孔309、多个第三导电垫311-1、311-3、多个第三基底穿孔313以及多个第二电容器315。
148.举例来说，第三基底301可具有类似于第二基底201的一结构，并可包含类似于第二基底201的一材料。第三半导体晶粒300的其他元件可具有类似于第二半导体晶粒200的对应元件的结构，且在文中不再重复其描述。
149.多个第三装置元件305、多个第三互连层307、多个第三导电通孔309、多个第三导电垫311-1、311-3以及多个第二电容器315可一起架构成第三半导体晶粒300的所述功能单元。在本实施例中，第三半导体晶粒300的所述功能单元可一起配合作动并提供一存储器功能。前述第三半导体晶粒300的元件可称为第三半导体晶粒300的电路布局(layout)。在一些实施例中，第二半导体晶粒200的电路布局与第三半导体晶粒300的电路布局是不同的。举例来说，第二半导体晶粒200的电路布局与第三半导体晶粒300的电路布局是相互对称的。举另外的例子，第二半导体晶粒200的电路布局可相对于第三半导体晶粒300的电路布局为反射对称。
150.在一些实施例中，第三半导体晶粒300的所述功能单元可仅包括核心存储电路(core storage circuitry)，例如输入/输出(i/o)与时钟(clocking)电路。第三半导体晶粒300的所述功能单元可能不包括任何控制电路或高速电路。
151.在一些实施例中，所述第三导电垫311-1可设置在第三基底301的一第一区r1处，且所述第三导电垫311-3可设置在第三基底301的一第二区r2处。第三基底穿孔313可仅设置在第三基底301的第一区r1上。多个第二容器315可仅设置在第三基底301的第二区r2上。在一些实施例中，在顶视图中(图未示)，第三基底301的第一区r1可为周围区，且第三基底301的第二区r2可为中心区，而中心区被周围区所围绕。
152.请参考图1、图8及图9，在步骤s21，第二半导体晶粒200可翻转并可接合到第一电路层103上，以将多个第二导电垫211-1、211-3电性连接到多个第一导电垫111以及多个晶粒穿孔119。
153.请参考图8，在一些实施例中，第二半导体晶粒200可翻转并移动到第一半导体晶粒100上。多个第二导电垫211-1可直接设置在多个第一导电垫111上。多个第二导电垫211-3可直接设置在多个晶粒穿孔119上。在一些实施例中，第二半导体晶粒200可翻转并以一第二载体基底(图未示)为辅助而移动。在第一半导体晶粒100与第二半导体晶粒200的接合之
后，可移除该第二载体基底。
154.请参考图9，在第一半导体晶粒100与第二半导体晶粒200的接合之后，多个第二导电垫211-1可直接接触多个第一导电垫111，并可电性连接到多个第一导电垫111。多个第二导电垫211-3可直接接触多个晶粒穿孔119，并可电性连接到多个晶粒穿孔119。
155.在一些实施例中，第二半导体晶粒200可经由一混合接合制程并以面对面(face-to-face)架构接合到第一电路层103，该混合接合制程例如热压接合(thermo-compression bonding)、钝化罩盖层辅助接合(passivation-capping-layer assisted bonding)或是表面活化接合(surface activated bonding)。在一些实施例中，混合接合制程的制程压力可介于大约100mpa与大约150mpa之间。在一些实施例中，混合接合制程的制程温度可介于大约室温(例如25℃)到大约400℃之间。在一些实施例中，可使用例如湿式化学清洗及气体/气相(gas/vapor-phase)热处理的表面处理，以降低混合接合制程的制程温度，或是缩短混合接合制程所花费的时间。
156.在一些实施例中，混合接合制程可包括介电质对介电质(dielectric-to-dielectric)接合、金属对金属(metal-to-metal)接合以及金属对介电质(metal-to-dielectric)接合。介电质对介电质接合可来自于第一电路层103的所述层间介电层与第二电路层203的所述层间介电层之间的接合。金属对金属接合可来自于多个第一导电垫111与多个第二导电垫211-1之间的接合，以及多个晶粒穿孔119与多个第二导电垫211-3之间的接合。金属对介电质接合可来自于第一电路层103的所述层间介电层与多个第二导电垫211-3之间的接合。
157.在一些实施例中，举例来说，当第一电路层103与第二电路层203的所述层间介电层包含氧化硅或氮化硅时，在所述层间介电层之间的接合可基于亲水性接合机制(hydrophilic bonding mechanism)。在接合之前，亲水性表面修饰(hydrophilic surface modifications)可施加到所述层间介电层。
158.在一些实施例中，在接合制程之后，可执行一热退火制程，以加强介电质对介电质接合并产生金属对金属接合的热膨胀，以便进一步改善接合品质。
159.请参考图1、图9及图10，在步骤s23，第一半导体晶粒100可接合到第三半导体晶粒300上，以将多个第三导电垫311-1、311-3电性接合到多个第一下导电垫117与多个晶粒穿孔119。
160.请参考图9，多个第一下导电垫117可直接设置在多个第三导电垫311-1上。多个晶粒穿孔119可直接设置在第三导电垫311-3上。在一些实施例中，由第一半导体晶粒100与第二半导体晶粒200所配置的中间半导体元件可以附接在第二基底201上的一第三载体基底(图未示)为辅助而移动。在第一半导体晶粒100与第三半导体晶粒300接合之后，可移除该第三载体基底。
161.请参考图10，在第一半导体晶粒100与第三半导体晶粒300的接合之后，多个第三导电垫311-1可直接接触多个第一下导电垫117，并可电性连接到多个第一下导电垫117。多个第三导电垫311-3可直接接触多个晶粒穿孔119，并可电性连接到多个晶粒穿孔119。第一半导体晶粒100与第三半导体晶粒300之间的接合可类似于第一半导体晶粒100与第二半导体晶粒200之间的接合，且在文中不再重复描述。在一些实施例中，可省略多个第一下导电垫117。多个第一基底穿孔113可直接接触多个第三导电垫311-1。
162.在一些实施例中，在第一半导体晶粒100与第三半导体晶粒300的接合之后，可执行一薄化制程，以减少第三基底301的一厚度，以便降低半导体元件1a的高度。此薄化制程可允许改善散热并提供一较低元件轮廓。或者是，在一些实施例中，可省略对第三基底301的薄化制程。
163.在一些实施例中，可薄化第三基底301到一厚度，该厚度介于大约0.5μm到大约10μm之间。可完成薄化制程，例如使用机械磨损(mechanical abrasion)、抛光(polishing)或类似方法，或者是使用化学移除，例如一湿蚀刻。所描述的实施例的有利特征，在于借由在薄化之前接合第一半导体晶粒100与第三半导体晶粒300，在接合期间可以不需要一载体基底来提供支撑。缺乏一载体基底可降低制造成本并提升良率。
164.多个晶粒穿孔119、多个第二导电垫211-1、211-3以及多个第三导电垫311-1、311-3一起配置成多个传输通道，而控制电路能够经由所述传输通道而存取第二半导体晶粒200以及第三半导体晶粒300。
165.请参考图1及图11，在步骤s25，多个连接件401-1可形成在第二基底201上，以电性连接到多个第二基底穿孔213。
166.请参考图11，可执行一薄化制程以暴露多个第二基底穿孔213。可完成薄化制程，例如使用机械磨损(mechanical abrasion)、抛光(polishing)或类似方法，或者是使用化学移除，例如一湿蚀刻。
167.多个连接件401-1可分别对应形成在多个第二基底穿孔213上。在一些实施例中，多个连接件401-1可包含具有低电阻率的一导电材料，例如锡、铅、银、铜、镍、铋或其合金，且其制作技术可包含一适合的制程，例如蒸镀、电镀、落球(ball drop)或是网印(screen printing)。在一些实施例中，多个连接件401-1可借由一c4制程而形成可控塌陷芯片连接凸块(controlled collapse chip connection bumps)(意即c4)。
168.在一些实施例中，多个连接件401-1可为焊料接头(solder joint)。所述焊料接头可包含一材料，例如锡或其他适合的材料，例如银或铜。在所述焊料接头为锡焊料接头的一实施例中，所述焊料接头的制作技术可包含初始经由蒸镀、电镀、印刷(printing)、焊料转移(solder transfer)或植球(ball placement)而形成一层锡到一厚度，大约10μm到大约100μm之间。一旦该层锡已经形成在第二基底201上，则可执行一回焊制程(reflow process)以将该焊料接头成形为期望的形状。
169.在一些实施例中，举例来说，多个连接件401-1可为包含铜的柱状凸块(pillar bumps)。所述柱状凸块可直接形成在第一基底201上，而不需要接触垫、凸块下金属或类似物，因此还降低半导体元件1a的成本与制程复杂度，其可允许提升所述柱状凸块的密度。举例来说，在一些实施例中，一柱状凸块的一关键尺寸(例如节距(pitch))可小于大约5μm，且该柱状凸块可具有一高度，小于大约10μm。所述柱状凸块的制作技术可使用任何适合的方法，例如沉积一晶种层，选择地形成一凸块下金属(under bump metallurgy)，使用一遮罩以界定所述柱状凸块的一形状，在该遮罩中电化学镀覆所述柱状凸块，以及接续移除该遮罩与该晶种层的任何不期望的部分。所述柱状凸块可用于将半导体元件1a电性连接到其他封装元件，例如一扇出(fan-out)重分布层、封装基底、中介层(interposers)、印刷电路板及类似物。
170.图12是放大剖视示意图，例示本公开一实施例的部分半导体元件1a。
171.请参考图12，第一基底穿孔113可包括一填充层fl、二晶种层sl、二粘着层al、二阻障层bl以及二绝缘层il。
172.请参考图12，填充层fl可沿着第一基底101设置。举例来说，填充层fl可为铜。二绝缘层il可设置在填充层fl的两侧上。在一些实施例中，举例来说，二绝缘层il可包含氧化硅、氮化硅、氮氧化硅或四乙氧基硅烷(tetra-ethyl ortho-silicate)。二绝缘层il可分别具有一厚度，介于大约50nm到大约200nm之间。或者是，在一些实施例中，举例来说，二绝缘层il可包含聚对二甲苯(parylene)、环氧树脂(epoxy)或聚对茬(poly(p-xylene))。二绝缘层il可分别具有一厚度，介于大约1μm到大约5μm之间。二绝缘层il可确保填充层fl在第一基底101中电性绝缘。
173.请参考图12，二阻障层bl可设置在填充层fl与二绝缘层il之间。举例来说，二阻障层bl可包含钽、氮化钽、钛、氮化钛、铼、硼化镍或氮化钽/钽的双层。二阻挡层bl可抑制填充层fl的导电材料扩散进入到二绝缘层il与第一基底101中。二阻障层bl的制作技术可包含一沉积制程，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。
174.请参考图12，二粘着层al可设置在填充层fl与二阻障层bl之间。举例来说，二粘着层al可包含钛、钽、钛钨或氮化锰。二粘着层al可改善二晶种层sl与二阻障层bl之间的一粘性。二粘着层al可分别具有一厚度，介于大约5nm到大约50nm之间。二粘着层al的制作技术可包含一沉积制程，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。
175.请参考图12，二晶种层sl可设置在填充层fl与二粘着层al之间。二晶种层sl可分别具有一厚度，介于大约10nm到大约40nm之间。举例来说，二晶种层sl可包含铜或钌。二晶种层sl的制作技术可包含一沉积制程，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。在借由一电镀制程形成填充层fl期间，可降低二晶种层sl的电阻率(resistivity)。
176.在一些实施例中，晶粒穿孔119、第二基底穿孔213以及第三基底穿孔313可具有相同于如图12所描述的第一基底穿孔113的结构。
177.图13到图16是剖视示意图，例示本公开一实施例的各半导体元件1b、1c、1d、1e。
178.请参考图13，半导体元件1b可具有类似于如图11所描述的一结构。在图13中相同或类似于图11中的元件已标示成类似的元件编号，并已省略其重复描述。
179.请参考图13，可以类似于如图11所描述的一程序而薄化第三基底301，以暴露多个第三基底穿孔313。多个连接件401-3可设置在多个第三基底穿孔313下方，并电性连接到多个第三基底穿孔313。多个连接件401-3可具有类似于多个连接件401-1的结构，并可包含类似于多个连接件401-1的材料，且在文中不再重复其描述。
180.请参考图14，半导体元件1c可具有类似于如图11所描述的一结构。在图14中相同或类似于图11中的元件已标示成类似的元件编号，并已省略其重复描述。
181.请参考图14，多个第一虚拟(dummy)导电垫405-1可设置在第一电路层103中，并可大致与第一电路层103的上表面为共面。多个第二虚拟导电垫405-3可设置在第一下钝化层115中，并可大致与第一下钝化层115的下表面为共面。多个第三虚拟导电垫405-5可设置在第二电路层203中，可大致与第二电路层203的下表面为共面，且直接接触多个第一虚拟导电垫405-1。多个第四虚拟导电垫405-7可设置在第三电路层303中，大致与第三电路层303的上表面为共面，且直接接触多个第二虚拟导电垫405-3。举例来说，所述虚拟导电垫405-1、405-3、405-5、405-7可包含一导电材料，例如铜、铝或其合金。所述虚拟导电垫405-1、
405-3、405-5、405-7可提供额外的金属对金属接合，以改善第一半导体晶粒100与第二半导体晶粒200之间以及第一半导体晶粒100与第三半导体晶粒300之间的接合品质。
182.应当理解，以元件表示成一「虚拟(dummy)」元件意指当该半导体元件在操作时，没有施加外部电压或是电流到该元件。
183.请参考图15，半导体元件1d可具有类似于如图11所描述的一结构。在图15中相同或类似于图11中的元件已标示成类似的元件编号，并已省略其重复描述。
184.请参考图15，第一半导体晶粒100与第三半导体晶粒300可能未直接接合。举例来说，第一半导体晶粒100与第三半导体晶粒300可经由多个微连接件403-1而接合。多个微连接件403-1可设置在第一基底穿孔113与第三导电垫311-1之间，以及在晶粒穿孔119与第三导电垫311-3之间。多个微连接件403-1可具有类似于多个连接件401-1的一结构，并可包含类似于多个连接件401-1的一材料，且在文中不再重复其描述。
185.请参考图16，半导体元件1e可具有类似于如图15所描述的一结构。在图16中相同或类似于图15中的元件已标示成类似的元件编号，并已省略其重复描述。
186.请参考图16，第一半导体晶粒100与第二半导体晶粒200可能未直接接合。举例来说，第一半导体晶粒100与第二半导体晶粒200可经由多个微连接件403-3而接合。多个微连接件403-3可设置在第一导电垫111与第二导电垫211-1之间，以及在晶粒穿孔119与第二导电垫211-3之间。多个微连接件403-3可具有类似于多个连接件401-1的一结构，并可包含类似于多个连接件401-1的一材料，且在文中不再重复其描述。
187.本公开的一实施例提供一种半导体元件，具有一第一半导体晶粒，包括一第一基底、一第一电路层、一控制电路以及多个晶粒穿孔，该第一基底包括一第一区以及一第二区，该第一电路层设置在该第一基底上，该控制电路设置在该第一基底的该第一区上以及在该第一电路层中，该多个晶粒穿孔沿着该第一电路层以及该第一基底的该第二区垂直地设置；一第二半导体晶粒，堆叠在该第一半导体晶粒上，并包括多个第二导电垫，分别电性连接到该多个晶粒穿孔与该控制电路；以及一第三半导体晶粒，堆叠在该第一半导体晶粒下，并包括多个第三导电垫，分别电性连接到该多个晶粒穿孔与该控制电路；其中该多个晶粒穿孔、该多个第二导电垫以及该多个第三导电垫一起配置成多个传输通道，经由该多个传输通道，该控制电路能够存取该第二半导体晶粒与该第三半导体晶粒。
188.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一第一半导体晶粒，该第一半导体晶粒包括一第一基底、多个第一基底穿孔、一第一电路层以及一控制电路，该第一基底包括一第一区以及一第二区，该多个第一基底穿孔在该第一基底的该第一部上，该第一电路层在该第一基底上，该控制电路在该第一基底的该第二部上以及在该第一电路层中；沿着该第一电路层以及该第一基底的该第二部垂直形成多个晶粒穿孔；提供一第二半导体晶粒，该第二半导体晶粒包括多个第二导电垫，大致与该第二半导体晶粒的一上表面为共面；提供一第三半导体晶粒，该第三半导体晶粒包括多个第三导电垫，大致与该第三半导体晶粒的一上表面为共面；翻转该第二半导体晶粒并将该第二半导体晶粒接合到该第一电路层上，以将该多个第二导电垫电性连接到该控制电路与该多个晶粒穿孔；以及将该第一半导体晶粒接合到该第三半导体晶粒上，以将该控制电路与该多个晶粒穿孔电性连接到该多个第三导电垫。
189.由于本公开该半导体元件的设计，可明显地减少在不同晶粒之间的电性路径。因
此，可减少半导体元件1a的功耗。此外，将该控制电路与所述存储器晶粒(例如第二半导体晶粒200与第三半导体晶粒300)分隔开可降低所述存储器晶粒的制造复杂度。除此之外，该控制电路可以一制程所制造，该制程产生功率效率高速电路(power-efficient high-speed circuitry)。因此，可改善整体制造效率，并可降低整体制造复杂度。
190.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
191.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求书内。