三维存储器及其制备方法与流程

1.本技术涉及三维存储器技术领域，更具体的，涉及一种三维存储器的制备方法及三维存储器。


背景技术：

2.存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维存储器(即，3d存储器件)。三维存储器包括沿着垂直方向叠层的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3.在nand结构的三维存储器中，包括由栅极层和电介质层交替叠层形成的堆叠结构，并在堆叠结构中形成有沟道孔，通常在沟道孔中沉积氧化硅-氮化硅-氧化硅(ono)结构的功能层和多晶硅沟道层以形成存储单元串，堆叠结构中的栅极层作为每一层存储单元的字线(wl)，通过在字线施加电压对多晶硅沟道层的载流子进行控制，从而实现叠层式的3d nand存储器件。
4.目前3d nand存储器件存在以下问题：当栅极层与沟道层间的氧化硅-氮化硅-氧化硅结构较厚时，栅极对沟道层的控制能力变弱，进而影响存储单元的性能。


技术实现要素：

5.本技术的一个方面提供了一种制备三维存储器的方法，该方法包括：在衬底上形成叠层结构；形成贯穿所述叠层结构并延伸至所述衬底中的沟道孔；在所述沟道孔的内壁上依次形成功能层、沟道层、第一绝缘层和导电层以形成沟道结构，其中所述第一绝缘层将所述导电层和所述沟道层隔开；去除至少部分所述衬底和部分所述沟道结构，以暴露所述沟道层和所述导电层；以及形成与所述暴露的沟道层和导电层接触的半导体层。
6.在一个实施方式中，所述半导体层由n型或p型掺杂半导体材料形成，并与所述导电层电连接。
7.在一个实施方式中，所述半导体层与所述沟道层形成pn结接触。
8.在一个实施方式中，在所述沟道结构的远离所述衬底的顶部形成沟道插塞，所述沟道插塞与所述沟道层电连接，且与所述导电层电隔离。
9.在一个实施方式中，在所述沟道结构的远离所述衬底的顶部形成沟道插塞的方法包括：去除所述导电层的远离所述衬底的顶部部分，以形成第一凹槽；在所述第一凹槽内形成覆盖所述导电层的第二绝缘层，所述第二绝缘层与所述第一绝缘层接触；去除所述第二绝缘层的远离所述衬底的顶部部分，以形成第二凹槽；在所述第二凹槽内形成填充层，所述填充层与所述沟道层电接触；以及对所述填充层进行图案化处理以形成沟道插塞。
10.在一个实施方式中，所述叠层结构包括交替叠置的牺牲层和电介质层，所述方法还包括：将所述牺牲层置换为栅极层。
11.在一个实施方式中，所述方法还包括：在所述栅极层和所述电介质层交替叠置的
堆叠结构的远离所述衬底的一侧连接外围电路芯片。
12.在一个实施方式中，所述堆叠结构与外围电路芯片采用混合键合方式连接。
13.在一个实施方式中，形成所述功能层包括：在所述沟道孔的内壁上依次形阻挡层、电荷捕获层和隧穿层。
14.本技术的另一方面还提供了一种三维存储器，该三维存储器包括：堆叠结构，包括相对的第一侧和第二侧；半导体层，位于所述堆叠结构的第一侧；以及多个沟道结构，贯穿所述堆叠结构，所述沟道结构包括径向由外向内依次设置的功能层、沟道层、第一绝缘层和导电层；其中，所述沟道层和所述导电层与所述半导体层接触。
15.在一个实施方式中，所述半导体层包括n型或p型掺杂半导体材料，并与所述导电层电连接。
16.在一个实施方式中，所述沟道层与所述半导体层接触的位置包括pn结接触。
17.在一个实施方式中，所述三维存储器还包括：第二绝缘层，所述第二绝缘层与所述第一绝缘层接触并覆盖所述导电层远离所述半导体层的顶部。
18.在一个实施方式中，所述三维存储器还包括：沟道插塞，设置于所述沟道结构远离所述半导体层的顶部，其中，所述沟道插塞与所述沟道层电连接，且所述沟道插塞与所述导电层通过所述第二绝缘层隔离。
19.在一个实施方式中，所述三维存储器还包括：外围电路芯片，位于所述堆叠结构的第二侧。
20.在一个实施方式中，所述外围电路芯片与所述堆叠结构之间包括混合键合结构。
21.在一个实施方式中，所述功能层包括径向由外向内依次设置的阻挡层、电荷捕获层和隧穿层。
22.根据本技术提供的三维存储器及其制备方法，通过在沟道层远离栅极的一侧增加导电层作为背栅，能够改善栅极对于沟道层的控制能力。
附图说明
23.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
24.图1是相关技术的三维存储器1a的剖面示意图。
25.图2是图1中a处的放大图。
26.图3是根据本技术示例性实施方式的三维存储器的一种制备方法的流程图。
27.图4至图6、图8a至图11b是根据本技术示例性实施方式的三维存储器的一种制备方法的工艺示意图。
28.图7是根据本技术示例性实施方式的三维存储器的一种制备方法的部分流程图。
29.图12是图11a或图11b中b处的放大图。
具体实施方式
30.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所
列项目中的一个或多个的任何和全部组合。
31.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本技术的教导的情况下，下文中讨论的第一绝缘层也可被称作第二绝缘层，反之亦然。
32.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如衬底、沟道结构和叠层结构的厚度等并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
33.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
34.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
35.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
36.图1是相关技术的三维存储器1a的剖面示意图。如图1所示，三维存储器1a可以包括衬底10a和在衬底10a上形成的堆叠结构20a，其中，堆叠结构20a包括在衬底10a上交替叠层的电介质层201a和栅极层202a。三维存储器1a还可以包括沟道结构30a，具体地，沟道结构30a可以包括沿沟道结构30a的径向由外向内依次设置的功能层301a、沟道层302a和绝缘层303a。
37.图2是图1中a处的放大图。如图2所示为三维存储器1a的一个存储单元的结构剖面图，包括栅极层202a、功能层301a以及沟道层302a。示例性地，栅极层202a可为金属材质(例如钨)，功能层301a可以包括沿沟道结构30a的径向由外向内依次设置的氧化硅-氮化硅-氧化硅(ono)结构，而沟道层302a可由多晶硅形成。当栅极层202a与沟道层302a之间的氧化硅-氮化硅-氧化硅结构比较厚时，使得栅极层202a对沟道层302a的载流子的控制能力变弱，从而影响存储单元的性能。
38.本技术的一些实施方式提供了一种三维存储器的制备方法。图3示出了根据本技术示例性实施方式的三维存储器的制备方法1000的流程图。如图3所示，所述方法包括：
39.s110：在衬底上形成叠层结构；
40.s120：形成贯穿叠层结构并延伸至衬底中的沟道孔；
41.s130：在沟道孔的内壁上依次形成功能层、沟道层、第一绝缘层和导电层以形成沟
道结构，其中第一绝缘层将导电层和沟道层隔开；
42.s140：去除至少部分衬底和部分沟道结构，以暴露沟道层和导电层；以及
43.s150：形成与暴露的沟道层和导电层接触的半导体层。
44.在制备三维存储器方法的工艺中，还包括例如制备三维存储器的台阶结构、字线触点等众多步骤。但为了突出发明重点，本技术未对上述步骤进行描述，本领域技术人员可根据其知识确定本技术公开的沟道结构制备完成后与三维存储器相关的后续制备方法。
45.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图3所示的顺序执行的。
46.图4至图6、图8a至图11b是根据本技术实施方式的三维存储器的制备方法1000的剖面示意图。下面结合图4至图6、图8a至图11b详细地描述上述步骤s110至s150。
47.s110，在衬底上形成叠层结构。
48.图4是根据本技术一个实施方式制备方法的、在衬底10上形成叠层结构20后所形成的结构的剖面示意图。
49.如图4所示，步骤s110在衬底上形成叠层结构可例如包括：制备衬底10以及在衬底10的一侧形成叠层结构20。
50.具体地，在本技术的一个实施方式中，衬底10的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。
51.在本技术的一个实施方式中，衬底10可例如是复合衬底，用于支撑在其上的器件结构。图4中仅示意性示出衬底10包含第一衬底层101和第二衬底层102，但本技术不限于此，可以根据需求设置衬底10包含多个不同材料的层。在本技术的一个实施方式中，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底10。
52.衬底10具有相对的第一侧和第二侧。在形成衬底10之后，可通过一个或多个薄膜沉积工艺在衬底10的第一侧形成叠层结构20，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。叠层结构20可包括多对彼此交替地堆叠的牺牲层200和电介质层201。例如，叠层结构20可包括64对、128对或多于128对的牺牲层200和电介质层201。在一些实施方式中，牺牲层200和电介质层201可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。示例性地，氮化硅层可以用于形成牺牲层200的材料，氧化硅层用于形成电介质层201的材料。
53.上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的牺牲层和电介质层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
54.s120，形成贯穿叠层结构并延伸至衬底中的沟道孔。
55.图5示出了根据本技术一个实施方式制备方法的、形成贯穿叠层结构20并延伸至衬底10中的沟道孔300后所形成的结构的剖面示意图。
56.沟道孔300可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔300可具有贯穿叠层结构20并延伸至衬底10的柱形形状。在本技术的一个实施方式中，沟道孔300贯穿叠层结构20并延伸至衬底10中。沟道孔300的数量和排布可根据实际需要设置。
57.具体地，在本技术的一个实施方式中，形成沟道孔300可通过首先在叠层结构20远离衬底10的顶部表面形成掩膜层(未示出)，掩膜层的材料可包括例如氮化硅或者氮化钛，掩膜层可暴露出部分叠层结构20的顶部表面，用于限定后续沟道孔300在叠层结构20的顶部表面的位置，之后可采用例如反应离子刻蚀等刻蚀工艺形成贯穿叠层结构20并延伸至衬底10中的沟道孔300。
58.s130，在沟道孔的内壁上依次形成功能层、沟道层、第一绝缘层和导电层以形成沟道结构，其中第一绝缘层将导电层和沟道层隔开。
59.在步骤s130的一些实施方式中，如图6所示，在该步骤中，在沟道孔300的内壁上依次形成功能层301、沟道层302、第一绝缘层303和导电层304以形成沟道结构30，其中第一绝缘层303将导电层304和沟道层302隔开。
60.在本技术的一个实施方式中，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在沟道孔300的内壁上依次形成功能层301、沟道层302、第一绝缘层303和导电层304。
61.功能层301可包括：形成在沟道孔300的内壁上以阻挡电荷流出的阻挡层(未示出)、形成在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及形成在电荷捕获层的表面上的隧穿层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。
62.在一些实施方式中，功能层301可包括氧化物-氮化物-氧化物(ono)结构。例如，功能层301可包括氧化硅层、氮化硅层和另一氧化硅层。然而，在一些其他实施方式中，功能层301可具有不同于ono配置的结构。
63.沟道层302能够用于输运所需的电荷(电子或空穴)。根据本技术的一个示例性实施方式，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在功能层301中的隧穿层的表面形成沟道层302。
64.在一些实施方式中，沟道层302可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层302的材质包括但不限于p型掺杂的多晶硅。与沟道孔300类似，沟道层302也延伸穿过叠层结构20并进入衬底10中。
65.在本技术的一个实施方式中，功能层301、沟道层302、第一绝缘层303和导电层304贯穿叠层结构20并延伸至衬底10中。
66.第一绝缘层303主要用于在沟道层302与导电层304之间形成电隔离。第一绝缘层303可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料等。
67.在本技术的一个实施方式中，再次参考图6，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在第一绝缘层303表面形成导电层304，并使得导电层304填充沟道孔300的内芯，导电层304可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
68.在本技术的一个实施方式中，导电层304可以是由导电材料制备的单层实心结构，作为一种选择，在本技术的另一个实施方式中，导电层304也可以是包括导电材料层和填充介质层(未示出)的复合结构，示例性地，可以先在第一绝缘层303表面形成导电材料层，导电材料层填充了沟道孔300的部分空间，然后再采用填充介质层继续填充沟道孔300的剩余空间。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙(未示出)以减轻结构应力。
69.图7示出了根据本技术示例性实施方式的三维存储器的制备方法1000的部分流程图。如图7所示，根据本技术的一些实施方式的三维存储器的制备方法1000在步骤s130后还包括：
70.s1301：在沟道结构远离衬底的顶部形成沟道插塞；
71.s1302：将牺牲层置换为栅极层；以及
72.s1303：在栅极层和电介质层交替叠置的堆叠结构的远离衬底的一侧连接外围电路芯片。
73.应理解的是，图7中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，图7所示步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图7所示的顺序执行的。
74.下面结合图8a至图8g、图9详细地描述上述步骤s1301至s1303。
75.s1301：在沟道结构的远离衬底的顶部形成沟道插塞。
76.图8a至图8g是根据本技术一个实施方式制备方法的、在沟道结构30远离衬底10的顶部形成沟道插塞3021的过程中的部分结构的剖面示意图。应理解的是，图8a至图8g所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图8a至图8g所示的顺序执行的。
77.以下结合图8a至图8g详细介绍制作沟道插塞3021的方法，主要可以包括以下步骤：
78.如图8a所示，去除导电层304的远离衬底10的顶部部分，以形成第一凹槽3001。根据本技术的一个示例性实施方式，可通过执行一个或多个蚀刻工艺，例如采用包括例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，去除部分导电层304远离衬底10的顶部，并在导电层304的上方形成第一凹槽3001。
79.如图8b所示，在第一凹槽3001内形成覆盖导电层304的第二绝缘层303’，第二绝缘层303’与第一绝缘层303接触。根据本技术的一个示例性实施方式，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在第一凹槽3001内形成第二绝缘层303’。示例性地，第二绝缘层303’的材料可以与第一绝缘层303的材料相同。
80.参考图8b，在形成第二绝缘层303’时，叠层结构20的远离衬底10的表面上将同时形成第二绝缘层303’。接下来如图8c所示，可采用例如化学机械抛光(chemical mechanical polishing，cmp)工艺、干法刻蚀工艺或干法、湿法刻蚀工艺或其组合来去除叠层结构20表面的第二绝缘层303’，并对叠层结构20的表面进行平坦化处理。
81.如图8d所示，去除第二绝缘层303’的远离衬底10的顶部的一部分，以形成第二凹槽3002。可以通过执行一个或多个蚀刻工艺，例如采用包括例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，去除部分第二绝缘层303’的远离衬底10的顶部的一部分以形成第二凹槽3002，同时仍保留部分的第二绝缘层303’以覆盖导电层304。
82.如图8e所示，在第二凹槽3002内形成覆盖第二绝缘层303’的填充层302’，填充层302’与沟道层302接触。根据本技术的一个示例性实施方式，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在第二凹槽3002内形成填充层302’。示例性地，填充层302’可选用与沟道层302相同的材料制备，填充层302’与沟道层302可以形成电接触。
83.参考图8e，在形成填充层302’时，叠层结构20远离衬底10的表面上将同时形成填充层302’。然后，如图8f所示，可采用例如化学机械抛光(chemical mechanical polishing，cmp)工艺使叠层结构20的表面的填充层302’平坦化。
84.如图8g所示，通过图案化处理填充层302’以形成沟道插塞3021。具体地，在本技术的一个实施方式中，可首先在填充层302’远离衬底10的表面形成掩膜层(未示出)，以覆盖在沟道结构30的远离衬底10的顶部对应处的填充层302’，用于限定后续沟道插塞3021在填充层302’的表面的位置。之后可采用例如反应离子刻蚀等刻蚀工艺移除暴露的填充层302’，如此作为沟道插塞3021的部分填充层302’被保留下来。
85.s1302：将牺牲层置换为栅极层。
86.如图9所示，在该步骤中，将牺牲层200替换为栅极层202。在示例性实施方式中，可通过栅线缝隙(未示出)去除牺牲层200以形成牺牲间隙(未示出)。之后，通过栅线缝隙在牺牲间隙内形成栅极层202。可以理解地，经过步骤s1302后，牺牲层200和电介质层201交替叠置的叠层结构20变成栅极层202和电介质层201交替叠置的堆叠结构21。
87.在本技术的一个实施方式中，可将栅线缝隙作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构20中的全部牺牲层200以形成牺牲间隙。然后，如图9所示，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层202。栅极层202可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
88.此外，在形成栅极层202之前，根据本技术的一个实施方式的三维存储器的制备方法1000还包括采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙的内壁形成阻隔层(未示出)，作为一种选择阻隔层可以是高介电常数介质层。进一步地，还可采用采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在阻隔层与栅极层202之间形成粘合层(例如，氮化钛tin层，未示出)。
89.步骤s1302还可以在本技术的其他实施方式的任何步骤之前、之后或之间执行，本技术对此不作限定。
90.s1303：在栅极层和电介质层交替叠置的堆叠结构的远离衬底的一侧连接外围电路芯片。
91.图9是根据本技术一个实施方式制备方法的、在堆叠结构21远离衬底10的一侧连接外围电路芯片40后的结构的剖面示意图。具体的，堆叠结构21在其远离衬底10的一侧具有互联结构(未示出)，外围电路芯片40可以包括外围电路芯片本体401以及后段制成互联结构402，示例性地，堆叠结构21的互联结构与后段制成互联结构402电连接，示例性地，堆叠结构21与外围电路芯片40采用混合键合方式电连接，混合键合方式在此不再赘述。
92.如图9所示，沟道插塞3021一方面与沟道层302电连接，另一方面还与外围电路芯片40电连接。沟道插塞3021的作用包括但不限于将沟道层302引出到堆叠结构21的表面，增大沟道层302与外围电路芯片40的电连接的工艺窗口。此外，沟道插塞3021还可以起到对应的存储串的漏极的一部分的作用。
93.外围电路芯片40可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路芯片40可通过cmos技术形成，但不限于此。
94.本领域技术人员可以理解的是，在进行上述s1303步骤之前，还可进行例如制备三维存储器的台阶结构、字线触点等众多步骤，可根据实际情况进行制备，在此不做赘述。
95.回到图3，根据本技术的一些实施方式的三维存储器的制备方法1000还包括步骤s140和s150。
96.s140，去除至少部分衬底和部分沟道结构，以暴露沟道层和导电层。
97.如图10a和图10b所示，在步骤s140中去除至少部分衬底10和部分沟道结构30，以暴露沟道层302和导电层304。图10a是根据本技术一个实施方式制备方法的、去除全部衬底10和沟道结构30延伸至衬底10中的部分后所形成的结构的剖面示意图。图10b是根据本技术一个实施方式制备方法的、去除部分衬底10和部分沟道结构30后所形成的结构的剖面示意图。图10a和图10b仅是示例性地示出在步骤s140中，可以去除至少部分衬底10和部分沟道结构30，以暴露沟道层302和导电层304。
98.参考图10a和图10b，可采用例如化学机械抛光工艺、干法刻蚀工艺或干法、湿法刻蚀工艺或其组合来去除至少部分衬底10和部分沟道结构30延伸至衬底10中的部分，以暴露沟道结构30中的沟道层302和导电层304。
99.在本技术一个实施方式中，在步骤s140中可以采用干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除至少部分衬底10以暴露沟道结构30，然后再采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除暴露的功能层301、沟道层302、第一绝缘层303和导电层304。
100.在一些实施方式中，包括阻挡层(未示出)、电荷存储层(未示出)、隧穿层(未示出)的功能层301可具有围绕沟道层302的氧化物-氮化物-氧化物(ono)结构。可执行ono去除工艺，依次去除暴露的功能层301中的各层，直至暴露出沟道层302的一部分。
101.在本技术一个实施方式中，还可采用化学机械抛光工艺去除至少部分衬底10和部分沟道结构30。
102.s150，形成与暴露的沟道层和导电层接触的半导体层。
103.图11a和图11b是根据本技术一个实施方式制备方法的、形成与暴露的沟道层302和导电层304接触的半导体层50后所形成的结构的剖面示意图。可以理解地，图11a是在图
10a的基础上制备了半导体层50，而图11b是在图10b基础上制备了半导体层50，二者区别在于是否保留了部分衬底10。
104.本技术一个实施方式中，功能层301、沟道层302、第一绝缘层303均与半导体层50接触。
105.具体地，在本技术的一个实施方式中，为了实现沟道层302与半导体层50之间良好稳定的电连接，提高三维存储器的电性能，可在步骤s140中去除至少部分衬底10和部分功能层301的步骤之后对暴露的沟道层302进行高掺杂。可通过例如离子注入imp等工艺对暴露的沟道层302进行例如n型掺杂。上述n型掺杂可包括任何合适的例如n型掺杂剂(例如，磷(p)、砷(ar)或锑(sb))，以贡献自由电子并且增加本征半导体的导电性。
106.此外，参考图11a和图11b，可采用例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)和金属有机化学气相沉积工艺(mocvd)中的任意一种或其任何组合等薄膜沉积工艺，形成与暴露的沟道层302和导电层304连接的半导体层50。
107.在本技术的一个实施方式中，半导体层50可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。
108.在本技术的另一实施方式中，半导体层50也可以是采用例如包括化学气相沉积、物理气相沉积、原子层沉积和金属有机化学气相沉积工艺中的任意一种或组合在堆叠结构21上形成的掺杂半导体层。半导体层50可掺杂有任何合适的例如n型掺杂剂(例如，磷(p)、砷(ar)或锑(sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，半导体层50可以是掺杂有n型掺杂剂(例如，p、ar或sb)的多晶硅层。
109.在示例性实施方式中，半导体层50的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。半导体层50的部分区域还可形成经由离子注入或扩散工艺由n型或p型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(p)、砷(as)和锑(sb)中的任意一种或组合。
110.在本技术的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本技术对此不作限定。
111.在本技术的一些实施方式中，沟道层302与半导体层50接触的位置形成pn结接触，示例性地，沟道层302可是p型掺杂的多晶硅，而半导体层50与沟道层302接触的部分可形成经由离子注入或扩散工艺由n型掺杂剂掺杂形成的阱区。作为一种选择，沟道层302也可是n型掺杂的多晶硅，而半导体层50与沟道层302接触的部分可形成经由离子注入或扩散工艺由p型掺杂剂掺杂形成的阱区。以上仅是示例性的说明，本技术对沟道层302与半导体层50接触的位置形成pn结接触的方式不作限定。
112.在本技术的一些实施方式中，导电层304与半导体层50形成电接触。导电层304可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。半导体层50的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。半导体层50的、与导电层304接触的区域还可形成经由离子注入或扩散工艺由n型或p型掺杂剂掺杂形成的阱区，掺杂剂可包括磷(p)、砷(as)和锑(sb)中的任意一种或组合。作为一种选择，在本技术的一些实施方式中，导电层304可选用导电材料，例如钨(w)、钴
(co)、铜(cu)、铝(al)等金属材料，并与半导体层50形成欧姆接触。本领域的技术人员应当理解，半导体与金属接触时，会形成势垒层，但当半导体掺杂浓度很高时，电子可借隧道效应穿过势垒，从而形成低阻值的欧姆接触。
113.图12是图11a或图11b中b处的放大图。如图12所示为根据本技术示例性实施方式的三维存储器的一个存储单元的结构剖面图，包括栅极层202、功能层301、沟道层302、第一绝缘层303以及导电层304。示例性地，栅极层202可为金属材质(例如钨)，功能层301可以包括径向由外向内依次设置的氧化硅-氮化硅-氧化硅结构(ono)，而沟道层302可为多晶硅。
114.如图12所示，栅极层202作为存储单元的栅极(gate)，沟道层302与半导体层50连接的一端作为源级(source)，沟道层302的另一端作为漏级(drain)，三维存储器的工作原理是通过在栅极施加电压对沟道层302的载流子进行控制，从而实现存储单元的基本功能。图1和图2所示的三维存储器1a，当功能层301a比较厚时，使得栅极层202a对沟道层302a的载流子的控制能力变弱，但本技术提供的三维存储器的制备方法，如图图11a或图11b所示，通过在沟道层302远离栅极层202的一侧增加了导电层304，导电层304和半导体层50电接触，使得通过半导体层50作为公共源级线施加电压偏置时，导电层304与半导体层50是等电势的，相当于将半导体层50延伸到沟道结构30的内侧，有利于增强栅极层202对沟道层302的载流子的控制能力，从而提高三维存储器的性能。
115.本技术的另一方面还提供一种三维存储器，该三维存储器可采用上述任一制备方法制备。再次参考图11a或图11b，该三维存储器包括：堆叠结构21、半导体层50和多个沟道结构30。图11a和图11b中仅示例性示出一个沟道结构30。
116.具体地，堆叠结构21具有相对的第一侧(未示出)和第二侧(未示出)，半导体层50位于堆叠结构21的第一侧。堆叠结构21包括交替叠置的电介质层201和栅极层202。多个沟道结构30贯穿堆叠结构21并包括沿沟道结构30的径向由外向内依次设置的功能层301、沟道层302、第一绝缘层303和导电层304。其中，第一绝缘层303将导电层304与沟道层302隔开，沟道层304和导电层304与半导体层50接触。
117.在本技术的一些实施方式中，三维存储器还可包括位于堆叠结构21的第二侧的外围电路芯片40。堆叠结构21在其远离半导体层50的一侧具有互联结构(未示出)，外围电路芯片40可以包括外围电路芯片本体401以及后段制成互联结构402，示例性地，外围电路芯40与堆叠结构21之间包括混合键合结构(未示出)，即，堆叠结构21的互联结构与后段制成互联结构402的通过混合键合连接。
118.该三维存储器还包括：设置于导电层304远离半导体层50方向顶部正对的第二绝缘层303’以及设置于沟道结构30远离半导体层50的顶部的沟道插塞3021。第二绝缘层303’将导电层304和沟道插塞3021隔离。其中第一绝缘层303和第二绝缘层303’接触，并且在本技术的一些实施方式中，第一绝缘层303和第二绝缘层303’的材料可以相同。
119.在本技术的一些实施方式中，沟道插塞3021与沟道层302电连接。沟道插塞3021与沟道层302可具有相同的材料。
120.在本技术的一些实施方式中，半导体层50包括n型或p型掺杂半导体材料，并与导电层304电连接。
121.在本技术的一些实施方式中，沟道层302与半导体层50接触的位置包括pn结接触。
122.在本技术的一个实施方式中，半导体层50可以是通过多次薄膜沉积工艺和其它工
艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。半导体层50的材料不再赘述。
123.在本技术的一个实施方式中，三维存储器可以包括衬底10，如图11b，也可以不包括衬底10，如图11a。衬底10的材料可选择任何适合的半导体材料，用于支撑在其上的器件结构。衬底10的材料不再赘述。
124.在本技术的一些实施方式中，沟道插塞3021与外围电路芯片40电连接。沟道插塞3021的作用包括但不限于将沟道层302引出到堆叠结构21的表面，增大沟道层302与外围电路芯片40的电连接的工艺窗口。此外，沟道插塞3021还可以起到对应的存储串的漏极的一部分的作用。
125.在本技术的一些实施方式中，功能层301可包括：形成在沟道孔300的内壁上以阻挡电荷流出的阻挡层(未示出)、形成在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及形成在电荷捕获层的表面上的隧穿层(未示出)。
126.本技术提供的三维存储器，在沟道层远离栅极层的一侧增加导电层作为背栅，使得通过半导体层作为公共源级线施加电压偏置时，导电层与半导体层是等电势的，相当于将半导体层延伸到沟道结构的内侧，有利于增强栅极层对沟道层的载流子的控制能力，提高三维存储器的性能。
127.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
128.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。
129.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。