半导体结构及其制备方法、三维存储器与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
4.目前，随着三维存储器的堆叠结构的层数不断增加，如何在三维存储器的堆叠结构上制备接触孔，以在接触孔中形成接触柱，成为领域内亟待解决的问题。


技术实现要素：

5.本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决如何在堆叠结构上制备接触孔的问题。
6.为达到上述目的，本公开的实施例采用如下技术方案：
7.一方面，提供一种半导体结构的制备方法。所述制备方法包括：在衬底上形成第一初始堆叠结构，所述第一初始堆叠结构包括层叠设置的第一介质层和栅极牺牲层；所述衬底包括阵列区和连接区。在所述第一初始堆叠结构远离所述衬底的一侧形成第二堆叠结构，所述第二堆叠结构包括位于所述阵列区和所述连接区的选择栅线层。将所述第一初始堆叠结构中的栅极牺牲层的部分替换成栅极层，形成第一堆叠结构。形成贯穿所述第二堆叠结构的开口，所述开口位于所述连接区。通过所述开口刻蚀所述第一堆叠结构，形成接触孔。在所述开口和所述接触孔中形成接触结构，所述接触结构与一个栅极层电连接。
8.本公开的上述实施例提供的半导体结构的制备方法，在形成接触孔的过程中，采用具有开口的第二堆叠结构和具有过孔的光刻胶层作为掩膜，其中，具有开口的第二堆叠结构作为硬掩膜，在刻蚀第一堆叠结构的过程中，即使光刻胶层受损而导致其掩膜的能力降低，第二堆叠结构的掩膜作用也可以保证接触孔的制备形成，优化了制备工艺，且无需采用硬掩膜，降低了使用硬掩膜的工艺成本。
9.在一些实施例中，所述形成贯穿所述第二堆叠结构的开口，包括：在所述第二堆叠结构远离所述衬底的一侧形成第一光刻胶层。图案化所述第一光刻胶层。基于图案化后的第一光刻胶层，刻蚀所述第二堆叠结构，形成贯穿所述第二堆叠结构的开口。去除图案化后的第一光刻胶层。
10.在一些实施例中，所述基于具有所述开口的第二堆叠结构，刻蚀所述第一堆叠结构，形成接触孔，包括：在所述第二堆叠结构远离所述衬底的一侧形成第二光刻胶层。图案化所述第二光刻胶层，图案化后的第二光刻胶层暴露所述第二堆叠结构的所述开口。基于图案化后的第二光刻胶层及具有所述开口的第二堆叠结构，刻蚀所述第一堆叠结构，形成
所述接触孔。
11.在一些实施例中，在所述形成接触孔之后，所述接触孔暴露一个栅极牺牲层。
12.在所述形成接触孔之后，所述形成接触结构之前，还包括：通过所述接触孔，去除所述栅极牺牲层的目标部分，以形成第一空腔；所述第一空腔暴露与所述栅极牺牲层同层的栅极层。
13.在一些实施例中，在所述开口和所述接触孔中形成接触结构，包括：沉积导电材料，所述导电材料填充所述第一空腔，形成导电图案，且所述导电材料覆盖所述开口的侧壁和所述接触孔的侧壁，形成导电层；所述导电层通过所述导电图案与一个栅极层电连接。
14.在一些实施例中，在所述形成第一空腔之前，还包括：形成第二介质层；所述第二介质层覆盖所述开口的侧壁和所述接触孔的侧壁。
15.在一些实施例中，在所述至少将所述栅极牺牲层中位于所述阵列区的部分替换成栅极层之前，还包括：形成贯穿所述第二堆叠结构和所述第一初始堆叠结构的第一栅线狭缝和第二栅线狭缝；所述第一栅线狭缝位于所述阵列区和所述连接区，所述第二栅线狭缝位于所述阵列区，相邻两个第一栅线狭缝之间设置有至少一个第二栅线狭缝。在所述第一栅线狭缝位于所述连接区的部分内形成牺牲部。
16.在一些实施例中，所述至少将所述栅极牺牲层中位于所述阵列区的部分替换成栅极层，包括：经由所述第一栅线狭缝位于所述阵列区的部分，及所述第二栅线狭缝，去除所述栅极牺牲层中位于所述阵列区的部分，以形成第二空腔。在所述第二空腔内填充栅极材料。
17.在一些实施例中，在所述形成第二空腔之后，还包括：去除所述第一栅线狭缝位于所述连接区的部分内的所述牺牲部。经由所述第一栅线狭缝位于所述连接区的部分，去除所述栅极牺牲层的设定部分，以形成第三空腔；所述栅极牺牲层的设定部分为，所述栅极牺牲层位于所述连接区的部分中靠近所述第一栅线狭缝的边缘部分。在所述第二空腔内填充栅极材料的过程中，还在所述第三空腔内填充所述栅极材料。
18.在一些实施例中，在所述形成第一初始堆叠结构之后，所述形成第二堆叠结构之前，还包括：形成第一沟道结构，所述第一沟道结构贯穿所述第一初始堆叠结构。
19.在所述形成第二堆叠结构之后，所述至少将所述栅极牺牲层中位于所述阵列区的部分替换成栅极层，形成第一堆叠结构之前，还包括：形成第二沟道结构，所述第二沟道结构贯穿所述第二堆叠结构，且与所述第一沟道结构电连接。
20.另一方面，提供一种半导体结构，包括阵列区和连接区。所述半导体结构包括第一堆叠结构、第二堆叠结构和接触结构。所述第一堆叠结构包括层叠设置的第一介质层和栅极层。所述第二堆叠结构设置于所述第一堆叠结构上，所述第二堆叠结构包括选择栅线层，所述选择栅线层位于所述阵列区和所述连接区。所述接触结构设置于所述连接区，且所述接触结构穿过所述第二堆叠结构，并与一个栅极层电连接。
21.在一些实施例中，所述选择栅线层的材料包括多晶硅。
22.在一些实施例中，所述第二堆叠结构还包括第一绝缘层和第二绝缘层，所述第一绝缘层设置于所述选择栅线层靠近所述第一堆叠结构的一侧。所述第二绝缘层设置于所述选择栅线层远离所述第一堆叠结构的一侧。
23.在一些实施例中，所述接触结构包括导电层和导电图案。所述导电层穿过所述第
二堆叠结构，并伸入所述第一堆叠结构。所述导电图案位于所述导电层的底部，且与所述导电层电连接；所述导电图案与一个栅极层同层设置且电连接。
24.在一些实施例中，所述半导体结构还包括第二介质层，所述第二介质层设置于所述第二堆叠结构与所述导电层之间。
25.在一些实施例中，所述阵列区和所述连接区沿第一方向排列。所述栅极层包括栅线，所述栅线包括第一子栅线和两条第二子栅线，所述第一子栅线位于所述阵列区，所述两条第二子栅线位于所述连接区。所述第一子栅线和所述第二子栅线均沿所述第一方向延伸，所述两条第二子栅线沿第二方向排列，且所述两条第二子栅线分别与所述第一子栅线电连接；所述第一方向和所述第二方向相交叉。所述接触结构与所述栅线的至少一条第二子栅线电连接。
26.在一些实施例中，所述两条第二子栅线之间设置有两行接触结构，每行接触结构包括沿所述第一方向排列的多个接触结构。所述两行接触结构分别与所述两条第二子栅线电连接。
27.在一些实施例中，所述两行接触结构中，其中一行的各接触结构的中心所在的直线为参考线，另一行的各接触结构的中心在所述参考线上的投影点与所述参考线上的各接触结构的中心相互错开。
28.在一些实施例中，所述半导体结构还包括多个第一栅线隔离结构和多个第二栅线隔离结构，所述多个第一栅线隔离结构贯穿所述第一堆叠结构和所述第二堆叠结构，且设置于所述阵列区和所述连接区。所述多个第二栅线隔离结构贯穿所述第一堆叠结构和所述第二堆叠结构，且设置于所述阵列区。其中，相邻两个第一栅线隔离结构之间设置有至少一个第二栅线隔离结构。
29.在一些实施例中，所述半导体结构包括多个接触结构，相邻两个接触结构电连接的栅极层之间，在第三方向上间隔有多个所述第一介质层；所述第三方向垂直于所述第一堆叠结构所在的平面。
30.在一些实施例中，所述半导体结构还包括第一沟道结构和第二沟道结构，所述第一沟道结构贯穿所述第一堆叠结构。所述第二沟道结构贯穿所述第二堆叠结构，且与所述第一沟道结构电连接。
31.在一些实施例中，所述半导体结构还包括虚拟沟道结构，所述虚拟沟道结构贯穿所述第一堆叠结构，且所述虚拟沟道结构在所述第一堆叠结构所在的平面上的正投影，位于所述栅极层在所述第一堆叠结构所在的平面上的正投影的范围内。
32.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。
33.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
34.又一方面，提供一种电子设备，其特征在于，包括如上所述的存储系统。
35.可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
36.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
37.图1为根据一些实施例的三维存储器的立体结构示意图；
38.图2为根据一些实施例的三维存储器的剖视图；
39.图3为图1所示的三维存储器中一个存储单元串沿剖面线a-a＇的剖面图；
40.图4为存储单元串的等效电路图；
41.图5为根据一些实施例的另一种三维存储器的俯视图；
42.图6为图5中的三维存储器中的半导体结构沿剖面线b-b＇的剖视图；
43.图7a为图5中的三维存储器沿剖面线c-c＇的剖视图；
44.图7b为图5中的三维存储器沿剖面线c-c＇的剖视图；
45.图8为图5中的三维存储器中的半导体结构沿剖面线d-d＇的剖视图；
46.图9为图5中的三维存储器中的半导体结构的局部立体结构示意图；
47.图10a～图10g为根据一些实施例的半导体结构的制备方法的多种流程图；
48.图11a～图11c为根据一些实施例的制备第一初始堆叠结构的步骤图；
49.图12为根据一些实施例的制备第一沟道结构的步骤图；
50.图13为根据一些实施例的制备第二堆叠结构的步骤图；
51.图14为根据一些实施例的制备第二沟道结构的步骤图；
52.图15a和图15b为根据一些实施例的制备第一栅线狭缝和第二栅线狭缝的步骤图；
53.图16a和图16b为根据一些实施例的在第一栅线狭缝和第二栅线狭缝内形成牺牲部的步骤图；
54.图17为根据一些实施例的去除栅极牺牲层位于阵列区的部分的步骤图；
55.图18为根据一些实施例的去除栅极牺牲层位于连接区的部分的步骤图；
56.图19a和图19b为根据一些实施例的制备栅极层的步骤图；
57.图20和图21为根据一些实施例的形成贯穿第二堆叠结构的开口的步骤图；
58.图22和图23为根据一些实施例的形成接触孔的步骤图；
59.图24和图25为根据一些实施例的制备第二介质层的步骤图；
60.图26～图28为根据一些实施例的制备接触结构的各步骤图；
61.图29为根据一些实施例的存储系统的框图；
62.图30为根据另一些实施例的存储系统的框图。
具体实施方式
63.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
64.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
65.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
66.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
67.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0068]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0069]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0070]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0071]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0072]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0073]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0074]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0075]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本
身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0076]
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0077]
图1为本公开一些实施例提供的三维存储器的立体结构示意图，图2为三维存储器的剖视图，图3为图1中三维存储器的一个存储单元串沿剖面线a-a＇的截面图，图4为图3中存储单元串的等效电路图。
[0078]
需要说明的是，在图1和图2中，三维存储器10在x-y平面中延伸，第一方向x和第二方向y例如是半导体结构200所在的平面(例如源极层sl所在的平面)中的两个正交方向：第一方向x例如为字线wl的延伸方向，第二方向y例如为位线bl的延伸方向。第三方向z垂直于半导体结构200所在的平面，即垂直于x-y平面。
[0079]
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向z上位于半导体器件的最低平面中时，在第三方向z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0080]
其中，为了更清楚地示出器件的结构，在图2中，展示了阵列区ca的视图和阶梯区ss的视图，阵列区ca的视图基于左侧坐标系，阶梯区ss的视图基于右侧坐标系，即阵列区ca的视图展示了沿y方向的截面结构，阶梯区ss的视图展示了沿x方向的截面结构。
[0081]
参见图1和图2，本公开的一些实施例提供了一种三维存储器10。三维存储器10可以包括半导体结构200。三维存储器10还可以包括与半导体结构200耦接的源极层sl，以及与半导体结构200耦接的外围器件100。外围器件100可以设置在半导体结构200的远离源极层sl的一侧。
[0082]
半导体结构200可以包括阵列设置的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)400。源极层sl可以与多个存储单元串400的源端耦接。
[0083]
具体地，参见图3和图4，存储单元串400可以包括多个晶体管t，一个晶体管t(例如图4中的t1～t6)可以被设置为一个存储单元，这些晶体管t连接在一起，形成了存储单元串。一晶体管t(例如每个晶体管t)可以由半导体沟道241和围绕该半导体沟道241的一条栅线g形成。其中，该栅线g被配置为控制该晶体管的导通状态。
[0084]
需要说明的是，图1～图4中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串还可以包括其他数量的晶体管，例如4、16、32、64。
[0085]
进一步地，沿第三方向z，多条栅线g中位于最下方的栅线(例如多个栅线g中最靠近源极层sl的栅线)被构造为源端选择栅sgs，源端选择栅sgs被配置为控制晶体管t6的导通状态，进而控制存储单元串400中源端通道的导通状态。多个栅线g中位于最上方的栅线(例如多个栅线g中最远离源极层sl的栅线)被构造为漏端选择栅sgd，漏端选择栅sgd被配置为控制晶体管t1的导通状态，进而控制存储单元串400中漏端通道的导通状态。多个栅线g中位于中间的栅线可以被构造为多条字线wl，例如包括字线wl0、字线wl1、字线wl2、字线
wl3。通过在字线wl上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管t)的数据写入、读取、和擦除。
[0086]
继续参见图1和图2，在一些实施例中，半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线bl)，漏端可以与至少一个存储单元串400中各个晶体管t的半导体沟道耦接。
[0087]
阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点bl-cnt，与位线bl耦接；漏端选择栅触点sgd-cnt，与漏端选择栅sgd耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线bl，以及与字线wl耦接的字线连接线wl-cl。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
[0088]
外围器件100可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(programmable logic device，简称pld)或存储电路(例如静态随机存取存储器(static random-access memory，简称sram))。
[0089]
具体地，在一些实施例中，外围器件100可以包括基板110、设置在基板110上的外围电路以及设置在基板110上的外围互联层130，外围电路可以包括晶体管120。
[0090]
其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0091]
外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
[0092]
外围互联层130可以与阵列互联层290耦接，使得半导体结构200和外围器件100可以耦接。具体地，由于外围互联层130与阵列互联层290耦接，因此，外围器件100中的外围电路可以与半导体结构100中的存储单元串耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，外围互联层130和阵列互联层290可以相互粘接且耦接。
[0093]
图5为本公开一些实施例提供的另一种三维存储器的俯视图，图6为图5中的三维存储器中的半导体结构沿剖面线b-b＇的剖视图，图7a为图5中的三维存储器沿剖面线c-c＇的剖视图，图7b为图5中的三维存储器中的半导体结构沿剖面线c-c＇的剖视图，图8为图5中
的三维存储器中的半导体结构沿剖面线d-d＇的剖视图，图9为图5中的三维存储器中的半导体结构的局部立体结构示意图。
[0094]
参见图5和图7a，三维存储器10可以包括半导体结构200，三维存储器10还可以包括与半导体结构200耦接的源极层sl，以及与半导体结构200耦接的外围器件100。外围器件100可以设置在半导体结构200的远离源极层sl的一侧，且外围器件100的结构与前文所述的外围器件的结构相同，此处不再赘述。
[0095]
上述源极层sl可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。源极层sl可以部分或全部被掺杂。示例性地，源极层sl可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层sl还可以包括非掺杂区。
[0096]
参见图5，半导体结构200具有阵列区a1和连接区a2。参见图6，半导体结构200包括第一堆叠结构1、第二堆叠结构2、第一沟道结构3和第二沟道结构4，其中，第一堆叠结构1包括层叠设置的多个膜层对1a，该膜层对1a包括层叠设置的第一介质层11和栅极层12。第二堆叠结构2设置于第一堆叠结构1上，第二堆叠结构2包括选择栅线层20。第一沟道结构3贯穿第一堆叠结构1，第二沟道结构4贯穿第二堆叠结构2，且第二沟道结构4与第一沟道结构3电连接。
[0097]
需要说明的是，第一沟道结构3和围绕该第一沟道结构3的一个栅极层12形成一个存储晶体管。其中，该栅极层12被配置为控制该存储晶体管的导通状态。
[0098]
同理，第二沟道结构4和围绕该第二沟道结构4的选择栅线层20形成一个选择晶体管。其中，选择栅线层20被配置为控制该选择晶体管的导通状态。
[0099]
可以理解的是，第二沟道结构4的径向尺寸要比第一沟道结构3的径向尺寸小，这样，相较于相邻两个第一沟道结构3之间的间距，相邻两个第二沟道结构4之间的间距较大，可增大制备选择栅切线(tsg cut)的工艺窗口，选择栅切线可用于分割选择栅线层20，选择栅切线可采用波浪线形的走线设计。
[0100]
本公开的发明人经研究发现，随着半导体结构200中堆叠的膜层数量增加，其制备工艺也变得复杂化，例如，在堆叠结构中刻蚀形成接触孔，并在接触孔内形成接触柱的过程中，考虑到连接区a2沿第一方向x的长度不能过长，接触孔的径向尺寸需要做的较小，因此，刻蚀形成接触孔所采用的光刻胶上的开口需要做的较小，若光刻胶较厚，对光刻胶曝光显影的过程中，存在光刻胶无法刻穿形成开口的情况，导致光刻胶不能起到掩膜的作用而无法刻蚀形成接触孔；若光刻胶较薄，在刻蚀形成较深的接触孔的过程中，光刻胶的掩膜作用会受到影响，进而影响接触孔的制备。
[0101]
为解决上述问题，本公开的一些实施例提供了一种半导体结构的制备方法，如图10a所示，该制备方法包括如下s10～s60：
[0102]
s10：如图11a～图11c所示，在衬底g上形成第一初始堆叠结构1a，该第一初始堆叠结构1a包括层叠设置的多个膜层对10a，该膜层对10a包括层叠设置的第一介质层11和栅极牺牲层13。
[0103]
需要说明的是，第一初始堆叠结构1a包括第一子初始堆叠结构11a，以及设置于第一子初始堆叠结构11a上方的第二子初始堆叠结构12a。
[0104]
在一些示例中，如图11a所示，在衬底g上形成第一子初始堆叠结构11a，在第一子
初始堆叠结构11a中形成多个沟道孔，并采用电介质材料填充沟道孔形成填充层14。
[0105]
如图11b所示，在第一子初始堆叠结构11a远离衬底g的一侧形成第二子初始堆叠结构12a，在第二子初始堆叠结构12a中形成多个沟道孔，第二子初始堆叠结构12a中的沟道孔，暴露第一子初始堆叠结构11a中沟道孔内的填充层14。
[0106]
如图11c所示，采用湿法刻蚀工艺，经由第二子初始堆叠结构12a中的沟道孔，将第一子初始堆叠结构11a中沟道孔内的填充层14刻蚀去除，使第二子初始堆叠结构12a中的沟道孔，与第一子初始堆叠结构11a中沟道孔连通，组成贯穿第一初始堆叠结构1a的沟道孔15。
[0107]
在一些示例中，如图10b所示，在s10之后，s20之前，该制备方法还包括如下s11：
[0108]
s11：如图12所示，形成第一沟道结构3，该第一沟道结构3贯穿第一初始堆叠结构1a。
[0109]
可以理解的是，结合图11c和图12，在贯穿第一初始堆叠结构1a的沟道孔15内形成第一沟道结构3，得到贯穿第一初始堆叠结构1a的第一沟道结构3。
[0110]
s20：如图13所示，在第一初始堆叠结构1a远离衬底g的一侧形成第二堆叠结构2，该第二堆叠结构2包括选择栅线层20。结合图6和图7b，选择栅线层20位于衬底g的阵列区a1和连接区a2。
[0111]
可以理解的是，第二堆叠结构2位于阵列区a1的部分，与第二堆叠结构2位于连接区a2的部分厚度相等，第二堆叠结构2中的选择栅线层20从阵列区a1延伸至连接区a2，不需要去除选择栅线层20位于连接区a2的部分，简化了制备工艺。
[0112]
在一些示例中，如图10b所示，在s20之后，s30之前，该制备方法还包括如下s21：
[0113]
s21：如图14所示，形成第二沟道结构4，第二沟道结构4贯穿第二堆叠结构2，且与第一沟道结构3电连接。
[0114]
在一些示例中，如图10b所示，在s30之前，该制备方法还包括如下s22～s23：
[0115]
s22：如图15a和图15b所示，形成贯穿第二堆叠结构2和第一初始堆叠结构1a的第一栅线狭缝gls1和第二栅线狭缝gls2。在此基础上，结合图5，第一栅线狭缝gls1位于阵列区a1和连接区a2，第二栅线狭缝gls2位于阵列区a1，第一栅线狭缝gls1和第二栅线狭缝gls2均沿第一方向x延伸，且沿第二方向y相邻的两个第一栅线狭缝gls1之间设置有至少一个第二栅线狭缝gls2。
[0116]
s23：结合图5和图16b，在第一栅线狭缝gls1位于连接区a2的部分内形成牺牲部6。
[0117]
例如，结合图5、图16a和图16b，在第一栅线狭缝gls1和第二栅线狭缝gls2内均形成牺牲部6。然后，结合图5、图16b和图17，采用掩膜板遮挡第一栅线狭缝gls1位于连接区a2的部分内的牺牲部6，将第一栅线狭缝gls1位于阵列区a1的部分内的牺牲部6去除，并将第二栅线狭缝gls2内的牺牲部6去除，保留第一栅线狭缝gls1位于连接区a2的部分内的牺牲部6。
[0118]
采用上述制备方法的s22和s23，形成贯穿第二堆叠结构2和第一初始堆叠结构1a的第一栅线狭缝gls1和第二栅线狭缝gls2，并在第一栅线狭缝gls1位于连接区a2的部分内形成牺牲部6，这样，第一栅线狭缝gls1位于阵列区a1的部分，以及第二栅线狭缝gls2可暴露栅极牺牲层13中位于阵列区a1的部分，以便于后续将栅极牺牲层13中位于阵列区a1的部分去除。
[0119]
s30：如图16a、图17和图19a所示，将第一初始堆叠结构中的栅极牺牲层13的部分替换成栅极层12，形成第一堆叠结构1。
[0120]
在一些示例中，如图10d所示，上述s30包括如下s301～s304：
[0121]
s301：如图17所示，经由第一栅线狭缝gls1位于阵列区a1的部分，及第二栅线狭缝gls2，去除栅极牺牲层13中位于阵列区a1的部分，以形成第二空腔k2。
[0122]
结合图5，通过在相邻两个第一栅线狭缝gls1之间设置第二栅线狭缝gls2，经由第一栅线狭缝gls1和第二栅线狭缝gls2去除栅极牺牲层13中位于阵列区a1的部分，可提高去除栅极牺牲层13中位于阵列区a1的部分的速率，且去除的更加充分。并且，可增加后续在空腔中沉积栅极材料的速率和填充率，以保证沉积形成的栅极层12的导电性能。
[0123]
s302：如图16b和图18所示，去除第一栅线狭缝gls1位于连接区a2的部分内的牺牲部6，这样，第一栅线狭缝gls1位于连接区a2的部分可暴露栅极牺牲层13中位于连接区a2的部分。
[0124]
s303：如图16b和图18所示，经由第一栅线狭缝gls1位于连接区a2的部分，去除栅极牺牲层13的设定部分s，以形成第三空腔k3。
[0125]
需要说明的是，“栅极牺牲层13的设定部分s”为，栅极牺牲层13位于连接区a2的部分中靠近第一栅线狭缝gls1的边缘部分。可以理解的是，采用湿法刻蚀工艺，刻蚀液通过第一栅线狭缝gls1与栅极牺牲层13靠近第一栅线狭缝gls1的边缘部分接触，并通过控制刻蚀的时间，以将栅极牺牲层13靠近第一栅线狭缝gls1的边缘部分去除，并且，保留栅极牺牲层13远离第一栅线狭缝gls1的部分。
[0126]
s304：如图17和图19a所示，在第二空腔k2内填充栅极材料，如图18和图19b所示，在第三空腔k3内填充栅极材料。
[0127]
可以理解的是，在第二空腔k2内填充栅极材料的过程中，还在第三空腔k3内填充栅极材料，即在同一工艺步骤下，在第二空腔k2和第三空腔k3内填充栅极材料，以形成栅极层12。
[0128]
在另一些示例中，可在形成第二空腔k2之后，直接在第二空腔k2内填充栅极材料。然后，去除第一栅线狭缝gls1位于连接区a2的部分内的牺牲部6，经由第一栅线狭缝gls1位于连接区a2的部分，去除栅极牺牲层13的设定部分s，以形成第三空腔k3，最后在第三空腔k3内填充栅极材料。
[0129]
s40：如图20和图21所示，形成贯穿第二堆叠结构2的开口h，该开口h位于连接区a2。
[0130]
在一些示例中，如图10e所示，上述s40包括如下s401～s403：
[0131]
s401：如图20所示，在第二堆叠结构2远离衬底g的一侧形成第一光刻胶层l1。
[0132]
s402：继续参见图20，图案化第一光刻胶层l1。
[0133]
例如，采用曝光显影工艺，在第一光刻胶层l1上形成过孔l10，可以理解的是，该过孔l10的位置应与刻蚀第一堆叠结构1和第二堆叠结构2的位置对应。
[0134]
s403：如图21所示，基于图案化后的第一光刻胶层l1，刻蚀第二堆叠结构2，形成贯穿第二堆叠结构2的开口h。
[0135]
可以理解的是，以具有过孔l10的第一光刻胶层l1为掩膜，刻蚀第二堆叠结构2被过孔l10暴露的部分，以形成贯穿第二堆叠结构2的开口h。
[0136]
s50：如图23所示，通过开口h刻蚀第一堆叠结构1，形成接触孔h1。
[0137]
在一些示例中，如图10f所示，上述s50包括如下s501～s503：
[0138]
s501：如图22所示，在第二堆叠结构2远离衬底g的一侧形成第二光刻胶层l2。
[0139]
s502：继续参见图22，图案化第二光刻胶层l2，图案化后的第二光刻胶层l2暴露第二堆叠结构2的开口h。
[0140]
例如，采用曝光显影工艺，在第二光刻胶层l2上形成过孔l20，可以理解的是，该过孔l20的位置应与刻蚀第一堆叠结构1的位置对应。
[0141]
s503：如图23所示，基于图案化后的第二光刻胶层l2及具有开口h的第二堆叠结构2，刻蚀第一堆叠结构1，形成接触孔h1。
[0142]
需要说明的是，接触孔h1形成有多个，每个接触孔h1暴露对应的栅极牺牲层13，可以理解的是，每个接触孔h1与一个栅极层12对应，接触孔h1用于形成接触结构，即每个接触结构与一个栅极层12对应且电连接，接触结构可将外部电路提供的电信号传输至，与其电连接的栅极层12。
[0143]
根据前文所述，栅极牺牲层13位于连接区a2的部分中远离第一栅线狭缝gls1的部分被保留下来。接触孔h1所暴露的栅极牺牲层13，与该接触孔h1对应的栅极层12同层设置。这里，“同层”是指，栅极牺牲层13中的部分被去除并替换为栅极层12，该栅极层12即与该栅极牺牲层13同层设置。
[0144]
采用上述制备方法的s501～s503，将具有开口h的第二堆叠结构2作为硬掩膜，第二堆叠结构2和图案化后的第二光刻胶层l2共同起到掩膜的作用，在刻蚀第一堆叠结构1的过程中，即使第二光刻胶层l2受损而导致其掩膜的能力降低，第二堆叠结构2的掩膜作用也可以保证接触孔h1的制备形成。并且，由于具有开口h的第二堆叠结构2可起到掩膜的作用，有利于减小第二光刻胶层l2的厚度，进而有利于在第二光刻胶层l2上形成过孔l20，保证第二光刻胶层l2可起到掩膜的作用。
[0145]
在一些示例中，如图10c所示，在s50之后，在s60之前，该制备方法还包括如下s51～s52：
[0146]
s51：如图25所示，形成第二介质层8，第二介质层8覆盖开口h的侧壁和接触孔h1的侧壁。
[0147]
例如，如图24和图25所示，形成介质薄膜80，该介质薄膜80覆盖开口h的侧壁，接触孔h1的侧壁和底壁，及第二堆叠结构2远离衬底g的表面。然后，去除介质薄膜80中覆盖在接触孔h1的底壁的部分，及第二堆叠结构2远离衬底g的表面的部分，形成覆盖开口h的侧壁和接触孔h1的侧壁的第二介质层8。
[0148]
s52：如图25和图26所示，通过接触孔h1，去除栅极牺牲层13的目标部分t，以形成第一空腔k1。第一空腔k1暴露与栅极牺牲层13同层的栅极层12。
[0149]
其中，参见图25和图26，接触孔h1的底端在衬底g上的正投影位于目标部分t在衬底g上的正投影的范围内，即接触孔h1的底端在衬底g上的正投影位于第一空腔k1在衬底g上的正投影的范围内。可以理解的是，采用湿法刻蚀工艺，刻蚀液与接触孔h1所暴露的栅极牺牲层13的部分接触，将接触孔h1所暴露的栅极牺牲层13的部分先刻蚀掉，由于湿法刻蚀工艺具有各向同性，刻蚀液会继续刻蚀栅极牺牲层13靠近接触孔h1的部分，从而形成第一空腔k1。
[0150]
s60：如图27和图28所示，在开口h和接触孔h1中形成接触结构9，该接触结构9与一个栅极层12电连接。
[0151]
需要说明的是，接触结构9形成有多个，每个接触结构9与一个栅极层12对应，且相对应的接触结构9与栅极层12电连接，接触结构9可将外部电路提供的电信号传输至与其电连接的栅极层12。
[0152]
在一些示例中，如图10g所示，上述s60包括如下s601：
[0153]
s601：如图26和图27所示，沉积导电材料，导电材料填充第一空腔k1，形成导电图案91，且导电材料覆盖开口h的侧壁和接触孔h1的侧壁，形成导电层92。导电层92通过导电图案91与一个栅极层12电连接。
[0154]
在一些示例中，如图27和图28所示，在形成导电层92之后，在导电层92的内侧填充电介质材料，形成填充部93。
[0155]
需要说明的是，在导电层92内侧填充电介质材料的过程中，电介质材料中会混入空气，从而使填充部93内产生空气间隙。
[0156]
可以理解的是，接触结构9包括导电图案91和导电层92。导电层92覆盖开口h的侧壁和接触孔h1的侧壁，并且，通过在导电层92的内侧填充电介质材料，形成填充部93，可节省制备接触结构9所需导电材料的成本，并提高接触结构9的整体结构的强度。
[0157]
本公开的上述实施例所提供的制备方法，在形成接触孔h1的过程中，将具有开口h的第二堆叠结构2作为硬掩膜，具有开口h的第二堆叠结构2和具有过孔的光刻胶层(第二光刻胶层l2)共同起到掩膜的作用。在刻蚀第一堆叠结构1的过程中，即使光刻胶层受损而导致其掩膜的能力降低，第二堆叠结构2的掩膜作用也可以保证接触孔h1的制备形成，优化了制备工艺，且无需采用硬掩膜，降低了使用硬掩膜的工艺成本。
[0158]
并且，由于具有开口h的第二堆叠结构2可起到掩膜的作用，有利于减小光刻胶层的厚度，在光刻胶层较薄的情况下，对光刻胶层曝光显影的过程中，即使形成直径较小的过孔也能够刻穿光刻胶层，进而保证光刻胶层可起到掩膜的作用。
[0159]
如图6、图7b和图9所示，本公开的一些实施例所提供的半导体结构200，半导体结构200包括第一堆叠结构1、第二堆叠结构2和接触结构9。第二堆叠结构2所包括的选择栅线层20位于阵列区a1和连接区a2。接触结构9设置于连接区a2，且接触结构9穿过第二堆叠结构2，并与一个栅极层12电连接。
[0160]
示例性地，选择栅线层20的材料包括多晶硅，且选择栅线层20中掺杂有离子(例如，p型掺杂)，以提高选择栅线层20的导电性能。
[0161]
本公开的上述实施例所提供的半导体结构200，第二堆叠结构2中的选择栅线层20从阵列区a1延伸至连接区a2，在形成接触孔h1的过程中，将具有开口h的第二堆叠结构2作为硬掩膜，选择栅线层20起阻挡作用，具有开口h的第二堆叠结构2和具有过孔的光刻胶层共同起到掩膜的作用，优化了制备工艺，且无需采用硬掩膜，降低了使用硬掩膜的工艺成本。并且，由于具有开口h的第二堆叠结构2可起到掩膜的作用，有利于减小光刻胶层的厚度，在光刻胶层较薄的情况下，可在光刻胶层中形成直径较小的过孔，从而有利于减小接触结构9的径向尺寸，以减小连接区a2沿第一方向x的长度。
[0162]
在一些实施例中，如图6所示，第二堆叠结构2还包括第一绝缘层21和第二绝缘层22，第一绝缘层21设置于选择栅线层20靠近第一堆叠结构1的一侧，第二绝缘层22设置于选
择栅线层20远离第一堆叠结构1的一侧。
[0163]
可以理解的是，具有开口h的第二堆叠结构2作为硬掩膜，选择栅线层20起阻挡作用，且第二堆叠结构2中的第一绝缘层21和第二绝缘层22也可起阻挡作用，从而进一步提高第二堆叠结构2的掩膜效果。
[0164]
在一些实施例中，如图7b所示，接触结构9包括导电图案91和导电层92，其中，导电层92穿过第二堆叠结构2，并伸入第一堆叠结构1。导电图案91位于导电层92的底部，且与导电层92电连接，导电图案91与一个栅极层12同层设置且电连接。采用这种设计，可以节省制备接触结构9所需导电材料的成本。
[0165]
示例性地，如图7b所示，接触结构9还包括填充部93，导电层92围设于填充部93的周侧，即填充部93位于导电层92的内侧，填充部93可用于提高接触结构9的整体结构的强度。
[0166]
在一些实施例中，如图7b所示，半导体结构200还包括第二介质层8，第二介质层8设置于第二堆叠结构2与导电层92之间。
[0167]
可以理解的是，接触结构9穿过第二堆叠结构2中的开口h，通过在开口h的侧壁形成第二介质层8，第二介质层8可阻隔选择栅线层20与接触结构9的导电层92，以避免二者之间短路。
[0168]
继续参见图7b，第二介质层8还位于第一堆叠结构1中被导电层92贯穿的膜层与导电层92之间。
[0169]
可以理解的是，第二介质层8还位于接触孔h1的侧壁。在接触结构9还穿过对应的栅极层12所在的膜层上方的第一介质层11和栅极牺牲层13的情况下，第二介质层8位于该第一介质层11与接触结构9的导电层92之间，且位于该栅极牺牲层13与接触结构9的导电层92之间。
[0170]
在一些实施例中，如图5所示，阵列区a1和连接区a2沿第一方向x排列，栅极层12包括栅线gl，且栅线gl整体是沿第一方向x延伸的。栅线gl包括第一子栅线gl1和两条第二子栅线gl2，第一子栅线gl1位于阵列区a1，两条第二子栅线gl2位于连接区a2。
[0171]
继续参见图5，第一子栅线gl1和第二子栅线gl2均沿第一方向x延伸，每条栅线gl的两条第二子栅线gl2沿第二方向y排列，且两条第二子栅线gl2分别与第一子栅线gl1电连接。可以理解的是，两条第二子栅线gl2与第一子栅线gl1为一体设置。
[0172]
接触结构9与栅线gl的至少一条第二子栅线gl2电连接，以通过接触结构9向第二子栅线gl2传输电信号。示例性地，接触结构9与栅线gl的一条第二子栅线gl2电连接。
[0173]
在一些实施例中，如图5所示，两条第二子栅线gl2之间设置有两行接触结构9，每行接触结构9包括沿第一方向x排列的多个接触结构9。两行接触结构9分别与两条第二子栅线gl2电连接，即每行接触结构9对应一条第二子栅线gl2，且每行接触结构9与对应的第二子栅线gl2电连接。
[0174]
通过上述设置方式，在保证接触结构9与对应的第二子栅线gl2电连接的情况下，将接触结构9设置为两行，有利于减小连接区a2沿第一方向x的长度，从而减小半导体结构200沿第一方向x的长度，有利于三维存储器10的小尺寸化。
[0175]
可以理解的是，在其它条件允许的情况下，栅线gl可以包括多条第二子栅线gl2，相应的，接触结构9可以设置为多行，每行接触结构9与一条第二子栅线gl2电连接，可进一
步减小连接区a2沿第一方向x的长度。
[0176]
在一些实施例中，如图5所示，两条第二子栅线gl2之间的两行接触结构9中，其中一行的各接触结构9的中心c所在的直线为参考线m，另一行的各接触结构9的中心c在参考线m上的投影点c＇与参考线m上的各接触结构9的中心c相互错开。
[0177]
需要说明的是，接触结构9的中心c与其在参考线m上的投影点c＇的连线(线段c c＇)，与参考线m相垂直。即，线段c c＇为参考线m的垂线，投影点c＇为垂足。
[0178]
可以理解的是，沿第二方向y的相邻两个接触结构9在第一堆叠结构1所在的平面上的正投影的中心c的连线，该连线与第二方向y之间具有夹角，即该连线不与第二方向y平行。通过这种设置方式，可增加相邻的接触结构9之间的间距，避免在制备接触结构9的过程中，相邻两个接触结构9之间接触而产生短路。
[0179]
需要说明的是，“第一堆叠结构1所在的平面”是指第一堆叠结构1的延展面，且该延展面与图5中示出的x-y平面平行。
[0180]
在一些实施例中，如图5和图6所示，半导体结构200还包括多个第一栅线隔离结构71和多个第二栅线隔离结构72，第一栅线隔离结构71贯穿第一堆叠结构1和第二堆叠结构2，且设置于阵列区a1和连接区a2。多个第二栅线隔离结构72贯穿第一堆叠结构1和第二堆叠结构2，且设置于阵列区a1。
[0181]
其中，相邻两个第一栅线隔离结构71之间设置有至少一个第二栅线隔离结构72，第一栅线隔离结构71可用于将栅极层12分割成多条栅线gl，并且，参见图5，第二栅线隔离结构72没有分割栅极层12。
[0182]
示例性地，如图5所示，相邻两个第一栅线隔离结构71之间设置有一个第二栅线隔离结构72。
[0183]
在一些实施例中，结合图7b和图8，相邻两个接触结构9电连接的栅极层12之间，在第三方向z上间隔有多个第一介质层11，第三方向z还垂直于第一堆叠结构1所在的平面。
[0184]
通过上述设置方式，使相邻两个接触结构9电连接的栅极层12之间，在第三方向z上间隔有多个第一介质层11，可分散接触结构9处的应力，避免应力集中导致半导体结构200的损坏。
[0185]
在一些实施例中，如图5、图7b和图9所示，半导体结构200还包括贯穿第一堆叠结构1的虚拟沟道结构5，虚拟沟道结构5在第一堆叠结构1所在的平面上的正投影，位于栅极层12在第一堆叠结构1所在的平面上的正投影的范围内。
[0186]
可以理解的是，栅极层12是栅极牺牲层13替换形成的，在去除栅极牺牲层13的过程中，会形成空腔，空腔所在的区域的结构强度会降低，因此，虚拟沟道结构5至少应设置于空腔所在的区域，即栅极层12所在的区域。
[0187]
通过设置虚拟沟道结构5，使虚拟沟道结构5在第一堆叠结构1所在的平面上的正投影，位于栅极层12在第一堆叠结构1所在的平面上的正投影的范围内，虚拟沟道结构5可对栅极层12所在的区域提供牵拉力，从而可提高半导体结构200的结构强度。
[0188]
图29为根据一些实施例的存储系统的框图。图30为根据另一些实施例的存储系统的框图。
[0189]
请参见图29和图30，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器
10，以控制三维存储器10存储数据。
[0190]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0191]
在一些实施例中，参见图29，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。
[0192]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0193]
在另一些实施例中，参见图30，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(solid state drives，简称ssd)中。
[0194]
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0195]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
[0196]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0197]
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0198]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0199]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0200]
电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0201]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。