半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求分别于2021年3月29日和2021年5月20日在韩国知识产权局提交的韩国专利申请no.10-2021-0040360和no.10-2021-0064641的优先权，这两个申请的内容通过引用整体并入本文。
技术领域
3.本公开的实施例针对一种半导体器件及其制造方法，并且更具体地，针对一种包括在后段制程(beol)工艺中形成的布线线路的半导体器件及其制造方法。


背景技术：

4.近年来，随着由于电子技术的发展引起的半导体器件的不断小型化的进展，需要高集成度和低功耗的半导体芯片。为了响应高集成度和低功耗的需求，半导体器件的特征尺寸不断地减小。
5.由于将各种触点类型用于布线之间的连接，所以触点的长度可能增大。这可能增大接触电阻。


技术实现要素：

6.本公开的实施例提供一种通过在下布线线路与上过孔之间形成导电插入图案而具有改善的器件性能和可靠性的半导体器件。
7.本公开的实施例还提供一种用于制造通过在下布线线路与上过孔之间形成导电插入图案而具有改善的器件性能和可靠性的半导体器件的方法。
8.根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：第一导电下布线，被设置在第一金属层级并且沿第一方向延伸；第一上布线结构，被连接到所述第一导电下布线并且包括第一导电上布线和第一导电上过孔，其中，所述第一导电上布线被设置在比所述第一金属层级高的第二金属层级并且沿与所述第一方向不同的第二方向延伸；以及导电插入图案，被设置在所述第一导电下布线与所述第一上布线结构之间并且被连接到所述第一导电上过孔。所述导电插入图案的上表面在所述第一方向上具有第一宽度，并且所述第一导电上过孔的底表面在所述第一方向上具有小于所述第一宽度的第二宽度。
9.根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：导电下布线，被设置在第一金属层级并且沿第一方向延伸；上布线结构，被连接到所述导电下布线并且包括导电上布线和导电上过孔，其中，所述导电上布线被设置在比所述第一金属层级高的第二金属层级并且沿与所述第一方向不同的第二方向延伸；以及导电插入图案，被设置在所述导电下布线与所述上布线结构之间并且被直接连接到所述导电上过孔和所述导电下布线。在平面图中，所述导电插入图案的上表面的面积大于所述导电上过孔的底表面的面积。
10.根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：沿第一方向
延伸的导电下布线；层间绝缘层，被设置在所述导电下布线上并且包括上布线沟槽和上通孔，其中，所述上通孔被设置在所述上布线沟槽的底表面；导电插入图案，被设置在所述层间绝缘层中，其中，所述导电插入图案与所述导电下布线接触并且具有单层结构；以及上布线结构，被设置在所述层间绝缘层中，其中，所述上布线结构包括屏障导电层和填充导电层并且与所述导电插入图案接触。所述屏障导电层沿所述上布线沟槽的侧壁和底表面以及所述上通孔的侧壁和底表面延伸，所述导电插入图案的上表面在所述第一方向上具有第一宽度，并且所述上布线结构的底表面在所述第一方向上具有小于所述导电插入图案的上表面的所述第一宽度的第二宽度。
附图说明
11.图1是根据一些实施例的半导体器件的示例性布局图。
12.图2是沿图1的线a-a截取的示例性截面图。
13.图3是沿图1的线b-b截取的示例性截面图。
14.图4是沿图1的线c-c截取的示例性截面图。
15.图5示出了根据一些实施例的半导体器件。
16.图6示出了根据一些实施例的半导体器件。
17.图7示出了根据一些实施例的半导体器件。
18.图8和图9示出了根据一些实施例的半导体器件。
19.图10示出了根据一些实施例的半导体器件。
20.图11示出了根据一些实施例的半导体器件。
21.图12示出了根据一些实施例的半导体器件。
22.图13至图15示出了根据一些实施例的半导体器件。
23.图16至图18示出了根据一些实施例的半导体器件。
24.图19和图20示出了根据一些实施例的半导体器件。
25.图21示出了根据一些实施例的半导体器件。
26.图22示出了根据一些实施例的半导体器件。
27.图23至图25示出了根据一些实施例的半导体器件。
28.图26a至图29b示出了根据一些实施例的用于制造半导体器件的方法的中间步骤。
具体实施方式
29.根据一些实施例的半导体器件的附图示出了包括鳍状图案的沟道区的鳍状晶体管(finfet)、包括纳米线或纳米片的晶体管、以及多桥沟道场效应晶体管(mbcfet
tm
)或竖直晶体管(竖直fet)，但是实施例不限于此。根据一些实施例的半导体器件可以包括隧穿场效应晶体管(tfet)或三维(3d)晶体管。此外，根据一些实施例的半导体器件可以包括平面晶体管。此外，本公开的技术精神可以应用于基于二维材料的晶体管(基于2d材料的fet)及其异质结构。
30.另外，根据一些实施例的半导体器件可以包括双极结型晶体管、横向双扩散mos(ldmos)晶体管等。
31.图1是根据一些实施例的半导体器件的示例性布局图。图2是沿图1的线a-a截取的
示例性截面图。图3是沿图1的线b-b截取的示例性截面图。图4是沿图1的线c-c截取的示例性截面图。
32.参考图1至图4，根据一些实施例的半导体器件包括第一导电下布线110、第二导电下布线120、第一上布线结构210、第二上布线结构220、第一导电插入图案310和第二导电插入图案320。
33.第一导电下布线110和第二导电下布线120中的每一个设置在第一层间绝缘层150中。第一导电下布线110和第二导电下布线120中的每一个沿第一方向d1延伸。第一导电下布线110和第二导电下布线120在第二方向d2上彼此间隔开。
34.第一导电下布线110和第二导电下布线120中的每一个具有沿第一方向d1延伸的线形状。例如，第一方向d1可以是第一导电下布线110和第二导电下布线120的纵向方向，并且第二方向d2可以是第一导电下布线110和第二导电下布线120的宽度方向。此处，第一方向d1与第二方向d2和第三方向d3相交。第二方向d2与第三方向d3相交。在实施例中，第一方向d1、第二方向d2和第三方向d3都相互垂直。
35.虽然将第一导电下布线110和第二导电下布线120示出为在第二方向d2上彼此相邻，但是本公开的实施例不限于此。例如，在一些实施例中，附加的导电下布线可以设置在第一导电下布线110与第二导电下布线120之间。此外，将第一导电下布线110在第一方向d1上的长度示出为与第二导电下布线120在第一方向d1上的长度不同，但是本公开的实施例不限于此。
36.在实施例中，第一层间绝缘层150覆盖在前段制程(feol)工艺中形成的晶体管的栅电极和源/漏极。备选地，在实施例中，第一层间绝缘层150是在后段制程(beol)工艺中形成的层间绝缘层。
37.换言之，在一个实施例中，第一导电下布线110和第二导电下布线120中的每一个是在中间制程(mol)工艺中形成的接触部或接触布线。在一个实施例中，第一导电下布线110和第二导电下布线120是在后段制程(beol)工艺中形成的连接布线。以下描述针对第一导电下布线110和第二导电下布线120是在beol工艺中形成的连接布线的实施例。
38.第一层间绝缘层150包括例如氧化硅、氮化硅、氮氧化硅或低k材料中的至少一种。低k材料可以是例如具有适当高的碳氢含量的氧化硅，并且可以是诸如sicoh之类的材料。然而，因为绝缘材料中包括碳，所以绝缘材料的介电常数可以降低。然而，在实施例中，为了进一步降低绝缘材料的介电常数，绝缘材料包括绝缘材料内的作为填充气体或填充空气的腔的孔隙。
39.低k材料可以是例如以下项中的至少一种：氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、硼酸三甲基甲硅烷酯(tmsb)、二乙酰氧基二叔丁氧基硅烷(dadbs)、磷酸三甲基甲硅烷酯(tmsp)、聚四氟乙烯(ptfe)、东燃硅氮烷(tosz)、氟硅酸盐玻璃(fsg)、聚酰亚胺纳米泡沫(例如，聚环氧丙烷)、碳掺杂氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但是不限于此。
40.第一导电下布线110和第二导电下布线120中的每一个设置在第一金属层级。第一层间绝缘层150包括沿第一方向d1延伸的下布线沟槽110t。
41.第一导电下布线110和第二导电下布线120中的每一个设置在下布线沟槽110t中。
第一导电下布线110和第二导电下布线120中的每一个填充下布线沟槽110t。
42.第一导电下布线110和第二导电下布线120中的每一个包括下布线屏障层110a和下布线填充层110b。下布线填充层110b设置在下布线屏障层110a上。第一导电下布线110和第二导电下布线120中的每一个具有多层结构。
43.下布线屏障层110a沿下布线沟槽110t的侧壁和底表面延伸。下布线填充层110b填充下布线沟槽110t的其余部分。
44.下布线屏障层110a包括例如以下项中的至少一种：钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钌(ru)、钴(co)、镍(ni)、硼化镍(nib)、钨(w)、氮化钨(wn)、碳氮化钨(wcn)、锆(zr)、氮化锆(zrn)、钒(v)、氮化钒(vn)、铌(nb)、氮化铌(nbn)、铂(pt)、铱(ir)、铑(rh)或二维(2d)材料。在根据一些实施例的半导体器件中，2d材料可以是金属和/或半导体。2d材料可以包括2d同素异形体或2d化合物。例如，2d材料可以包括以下项中的至少一种：石墨烯、二硫化钼(mos2)、二硒化钼(mose2)、二硒化钨(wse2)或二硫化钨(ws2)，但是实施例不限于此。然而，上述2d材料仅是示例，并且在其他实施例中2d材料不限于此。
45.下布线填充层110b包括例如以下项中的至少一种：铝(al)、铜(cu)、钨(w)、钴(co)、钌(ru)、银(ag)、金(au)、锰(mn)、钼(mo)、铑(rh)、铱(ir)、rual、nial、nbb2、mob2、tab2、v2alc或cralc。当下布线填充层110b包括铜(cu)时，下布线填充层110b还包括例如碳(c)、银(ag)、钴(co)、钽(ta)、铟(in)、锡(sn)、锌(zn)、锰(mn)、钛(ti)、镁(mg)、铬(cr)、锗(ge)、锶(sr)、铂(pt)、镁(mg)、铝(a1)或锆(zr)等。
46.在实施例中，随着离第一层间绝缘层150的上表面的距离增大，第一导电下布线110和第二导电下布线120在第一方向d1上的宽度减小。此外，随着离第一层间绝缘层150的上表面的距离增大，第一导电下布线110和第二导电下布线120在第二方向d2上的宽度减小。
47.然而，实施例不限于此，并且在其他实施例中，第一导电下布线110和第二导电下布线120中的每一个具有单层结构。
48.此外，在实施例中，设置如下过孔图案，该过孔图案连接第一导电下布线110和设置在第一导电下布线110下方的导电图案。类似地，设置如下过孔图案，该过孔图案将第二导电下布线120连接到设置在第二导电下布线120下方的导电图案。
49.第二层间绝缘层160设置在第一导电下布线110、第二导电下布线120和第一层间绝缘层150上方。第二层间绝缘层160包括插入图案沟槽310t、上通孔212t和上布线沟槽211t。
50.第一蚀刻停止层155设置在第一层间绝缘层150上并且在第二层间绝缘层160下方，即在第一层间绝缘层150与第二层间绝缘层160之间。第一蚀刻停止层155设置在第一导电下布线110、第二导电下布线120和第一层间绝缘层150上。
51.第二层间绝缘层160包括例如氧化硅、氮化硅、氮氧化硅或低k材料中的至少一种。
52.第一蚀刻停止层155包括相对于第二层间绝缘层160具有蚀刻选择性的材料。第一蚀刻停止层155包括例如以下项中的至少一种：氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)、氮化硼硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)、氧化铝(alo)、氮化铝(aln)或碳氧化铝(aloc)或其组合。虽然将第一蚀刻停止层155示出为具有单层，但是这仅
是为了描述的简单并且本公开的实施例不限于此。在其他实施例中，第一蚀刻停止层155包括顺序地堆叠在第一层间绝缘层150上的多个绝缘层。
53.插入图案沟槽310t沿第一方向d1延伸。插入图案沟槽310t暴露第一导电下布线110的上表面的至少一部分和第二导电下布线120的上表面的至少一部分。插入图案沟槽310t穿透第一蚀刻停止层155。插入图案沟槽310t的侧壁不延伸到第二层间绝缘层160的上表面。插入图案沟槽310t在第二层间绝缘层160内部形成并且从第一层间绝缘层150延伸到第二层间绝缘层160中。
54.第一导电插入图案310和第二导电插入图案320中的每一个设置在插入图案沟槽310t中。第一导电插入图案310和第二导电插入图案320中的每一个填充插入图案沟槽310t。第一导电插入图案310和第二导电插入图案320中的每一个设置在第二层间绝缘层160内部并且在其下方。
55.第一导电插入图案310设置在第一导电下布线110上。例如，第一导电插入图案310沿第一导电下布线110的上表面延伸。第一导电插入图案310直接连接到第一导电下布线110。第一导电插入图案310与第一导电下布线110的上表面接触。第一导电插入图案310直接设置在第一导电下布线110上。第一导电插入图案310不连接到第二导电下布线120。
56.第二导电插入图案320设置在第二导电下布线120上。例如，第二导电插入图案320沿第二导电下布线120的上表面延伸。第二导电插入图案320直接连接到第二导电下布线120。第二导电插入图案320与第二导电下布线120的上表面接触。第二导电插入图案320直接设置在第二导电下布线120上。第二导电插入图案320不连接到第一导电下布线110。
57.在实施例中，第一导电插入图案310和第二导电插入图案320中的每一个具有沿第一方向d1延伸的线形状。第一导电插入图案310和第二导电插入图案320在第二方向d2上彼此间隔开。
58.在根据一些实施例的半导体器件中，第一导电插入图案310和第二导电插入图案320中的每一个具有单层结构。第一导电插入图案310和第二导电插入图案320中的每一个具有由单个层形成的结构。即，第一导电插入图案310和第二导电插入图案320中的每一个具有单导电层结构。
59.第一导电插入图案310和第二导电插入图案320中的每一个包括例如钨(w)、钴(co)、钌(ru)、银(ag)、金(au)、锰(mn)、钼(mo)、铑(rh)、铱(ir)、rua1、nial、nbb2、mob2、tab2、v2alc或cralc中的一种。
60.在实施例中，随着离第一层间绝缘层150的上表面的距离增大，第一导电插入图案310和第二导电插入图案320在第一方向d1上的宽度增大。此外，随着离第一层间绝缘层150的上表面的距离增大，第一导电插入图案310和第二导电插入图案320在第二方向d2上的宽度增大。
61.上布线沟槽211t沿第二方向d2延伸。上布线沟槽211t的侧壁延伸到第二层间绝缘层160的上表面。
62.上通孔212t设置在上布线沟槽211t的底表面。上通孔212t暴露第一导电插入图案310和第二导电插入图案320的一部分。第一导电插入图案310的上表面310_us的一部分和第二导电插入图案320的上表面320_us的一部分通过上通孔212t暴露。
63.第一上布线结构210和第二上布线结构220分别设置在上布线沟槽211t和上通孔
212t中。第一上布线结构210和第二上布线结构220中的每一个填充上布线沟槽211t和上通孔212t。第一上布线结构210和第二上布线结构220设置在第二层间绝缘层160中。
64.第一上布线结构210包括第一导电上布线211和第一导电上过孔212。第二上布线结构220包括第二导电上布线221和第二导电上过孔222。
65.第一导电上布线211和第二导电上布线221中的每一个填充上布线沟槽211t。第一导电上布线211和第二导电上布线221中的每一个设置在与第一金属层级不同的第二金属层级。第二金属层级高于第一金属层级。第一导电上过孔212和第二导电上过孔222中的每一个填充上通孔212t。
66.第一导电插入图案310设置在第一上布线结构210与第一导电下布线110之间。第一上布线结构210直接连接到第一导电插入图案310。第一上布线结构210与第一导电插入图案的上表面310_us接触。
67.第一上布线结构210连接到第一导电下布线110。第一上布线结构210通过第一导电插入图案310连接到第一导电下布线110。第一导电上过孔212连接到第一导电插入图案310。例如，第一导电上过孔212直接连接到第一导电插入图案310。第一导电上过孔212与第一导电插入图案的上表面310_us接触。第一导电插入图案310直接设置在第一导电上过孔212下方。
68.第二导电插入图案320设置在第二上布线结构220与第二导电下布线120之间。第二上布线结构220直接连接到第二导电插入图案320。第二上布线结构220与第二导电插入图案的上表面320_us接触。
69.第二上布线结构220连接到第二导电下布线120。第二上布线结构220通过第二导电插入图案320连接到第二导电下布线120。第二导电上过孔222连接到第二导电插入图案320。例如，第二导电上过孔222直接连接到第二导电插入图案320。第二导电上过孔222与第二导电插入图案的上表面320_us接触。第二导电插入图案320直接设置在第二导电上过孔222下方。
70.第二层间绝缘层160覆盖第一导电插入图案的上表面310_us的一部分和第二导电插入图案的上表面320_us的一部分。更具体地，第二层间绝缘层160覆盖第一导电插入图案的上表面310_us和第二导电插入图案的上表面320_us的不被上通孔212t暴露的那些部分。
71.第一上布线结构210和第二上布线结构220中的每一个包括上屏障导电层210a和上填充导电层210b。上填充导电层210b设置在上屏障导电层210a上。
72.上屏障导电层210a沿上布线沟槽211t的侧壁和底表面以及上通孔212t的侧壁和底表面延伸。上填充导电层210b填充由上屏障导电层210a限定的填充凹陷210a_r。
73.第一导电上布线211、第二导电上布线221、第一导电上过孔212和第二导电上过孔222中的每一个包括上屏障导电层210a和上填充导电层210b。第一导电上布线211中的上填充导电层210b直接连接到第一导电上过孔212中的上填充导电层210b。第二导电上布线221中的上填充导电层210b直接连接到第二导电上过孔222中的上填充导电层210b。
74.上屏障导电层210a和上填充导电层210b中的材料与关于下布线屏障层110a和下布线填充层110b描述的材料相同。
75.在实施例中，随着离第一层间绝缘层150的上表面的距离增大，第一导电上布线211和第二导电上布线221在第一方向d1上的宽度增大。此外，随着离第一层间绝缘层150的
上表面的距离增大，第一导电上布线211和第二导电上布线221在第二方向d2上的宽度增大。
76.虽然在附图中示出了第一导电上布线211与第二导电下布线120交叉并且在第三方向d3上在第二导电下布线120上方与其间隔开，但是本公开的实施例不限于此。在其他实施例中，第一导电上布线211在第三方向d3上不与第二导电下布线120重叠。虽然附图示出了第二导电上布线221与第一导电下布线110交叉并且在第三方向上与第一导电下布线110间隔开，但是本公开的实施例不限于此。在其他实施例中，第二导电上布线221在第三方向d3上不与第一导电下布线110重叠。
77.第二上布线结构220与第二导电插入图案320之间的关系与第一上布线结构210与第一导电插入图案310之间的关系基本相同。以下描述将集中在第一上布线结构210与第一导电插入图案310之间的关系。
78.在实施例中，第一导电插入图案310的厚度t21大于第一蚀刻停止层155的厚度t22。第一导电插入图案310在第三方向d3上比第一蚀刻停止层155更突出。此外，第一导电插入图案310的厚度t21小于第一导电下布线110的厚度t11和第一导电上布线211的厚度t12。
79.在图2和图3中，第一导电插入图案的上表面310_us在第一方向d1上具有第一宽度w11。第一导电插入图案的上表面310_us在第二方向d2上具有第二宽度w12。相对于第一导电插入图案的上表面310_us，第一导电上过孔的底表面212_bs在第一方向d1上具有第三宽度w21。相对于第一导电插入图案的上表面310_us，第一导电上过孔的底表面212_bs在第二方向d2上具有第四宽度w22。换言之，第一上布线结构210的底表面是第一导电上过孔的底表面212_bs。第一上布线结构210的底表面具有在第一方向d1上的第三宽度w21和在第二方向d2上的第四宽度w22。
80.在根据一些实施例的半导体器件中，第一导电上过孔的底表面212_bs的第三宽度w21小于第一导电插入图案的上表面310_us的第一宽度w11。第一导电上过孔的底表面212_bs的第四宽度w22等于第一导电插入图案的上表面310_us的第二宽度w12。
81.换言之，在平面图中，第一导电插入图案的上表面310_us的面积大于第一导电上过孔的底表面212_bs的面积。第一导电上过孔的底表面212_bs的面积基于第一导电插入图案的上表面310_us。
82.因为第一导电插入图案310直接连接到第一导电下布线110，所以沿第一方向d1延伸的第一导电下布线110被并联连接。即，第一导电下布线110的端部之间的电阻减小。
83.此外，因为第一导电插入图案的上表面310_us的面积大于第一导电上过孔的底表面212_bs的面积，所以第一导电上过孔212更容易设置在第一导电插入图案310上。
84.图5示出了根据一些实施例的半导体器件。图6示出了根据一些实施例的半导体器件。图7示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在相对于图1至图4的差异。
85.参考图5，在根据一些实施例的半导体器件中，第一导电上过孔的底表面212_bs的第四宽度w22小于第一导电插入图案的上表面310_us的第二宽度w12。
86.换言之，第一上布线结构210的底表面的第四宽度w22小于第一导电插入图案的上表面310_us的第二宽度w12。
87.第一导电插入图案310的上表面310_us的第一宽度w11大于第一导电上过孔212的底表面212_bs的第三宽度w21，并且第一导电插入图案310的上表面310_us的第二宽度w12大于第一导电上过孔212的底表面212_bs的第四宽度w22，以使第一导电上过孔212更容易设置在第一导电插入图案310上。
88.参考图6，根据一些实施例的半导体器件还包括设置在第二层间绝缘层160中的第二蚀刻停止层165。
89.第二蚀刻停止层165设置在第一导电插入图案310的上表面310_us和第二导电插入图案320的上表面320_us上。第二层间绝缘层160可以由第二蚀刻停止层165分成第二下层间绝缘层160l和第二上层间绝缘层160u。第二蚀刻停止层165插入在第二下层间绝缘层160l与第二上层间绝缘层160u之间。在实施例中，第二下层间绝缘层160l的上表面与第一导电插入图案310的上表面310_us和第二导电插入图案320的上表面320_us共面。
90.上通孔212t穿透第二蚀刻停止层165。上通孔212t中的第一导电上过孔212穿透第二蚀刻停止层165，以连接到第一导电插入图案310。
91.第二蚀刻停止层165包括相对于第二上层间绝缘层160u具有蚀刻选择性的材料。第二蚀刻停止层165包括例如以下项中的至少一种：氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)、氮化硼硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)、氧化铝(alo)、氮化铝(a1n)或碳氧化铝(aloc)或其组合。为了描述的简单，将第二蚀刻停止层165示出为具有单个层，然而本公开的实施例不限于此，并且在其他实施例中，第二蚀刻停止层165具有多个层。
92.参考图7，在根据一些实施例的半导体器件中，第一上布线结构210与第一蚀刻停止层155接触。
93.第一导电上过孔212与第一导电插入图案310的上表面310_us和第一导电插入图案310的侧壁接触。例如，在形成第一上布线结构210的工艺中，第一导电上过孔212和第一导电插入图案310可以不对准。
94.图8和图9示出了根据一些实施例的半导体器件。图10示出了根据一些实施例的半导体器件。图11示出了根据一些实施例的半导体器件。图12示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图1至图4的描述的差异。
95.参考图8和图9，在根据一些实施例的半导体器件中，第一导电上布线211和第二导电上布线221均包括上布线屏障层211a和上布线填充层211b。第一导电上过孔212和第二导电上过孔222均包括上过孔屏障层212a和上过孔填充层212b。
96.上布线屏障层211a沿上布线沟槽211t的侧壁和底表面延伸。上布线填充层211b可以设置在上布线屏障层211a上。上布线填充层211b填充由上布线屏障层211a限定的上布线凹陷211a_r。
97.上过孔屏障层212a沿上通孔212t的侧壁和底表面延伸。上过孔填充层212b设置在上过孔屏障层212a上。上过孔填充层212b填充由上过孔屏障层212a限定的上过孔凹陷212a_r。
98.上布线填充层211b与上过孔填充层212b分离。上布线屏障层211a使上布线填充层211b与上过孔填充层212b分离。
99.上布线屏障层211a和上过孔屏障层212a中包括的材料与关于下布线屏障层110a
描述的材料相同。上布线填充层211b和上过孔填充层212b中包括的材料与关于下布线填充层110b描述的材料相同。
100.在一个实施例中，第一导电上过孔212和第二导电上过孔222具有单层结构。第一导电上过孔212和第二导电上过孔222不包括上过孔屏障层212a。
101.在一个实施例中，第一导电上布线211和第二导电上布线221具有单层结构。第一导电上布线211和第二导电上布线221不包括上布线屏障层211a。
102.参考图10，在根据一些实施例的半导体器件中，随着离第一层间绝缘层150的上表面的距离增大，第一导电上布线211和第二导电上布线221在第一方向d1上的宽度减小。
103.此外，随着离第一层间绝缘层150的上表面的距离增大，第一导电上布线211和第二导电上布线221在第二方向d2上的宽度减小。
104.此外，随着离第一层间绝缘层150的上表面的距离增大，第一导电上过孔212和第二导电上过孔222在第一方向d1上的宽度增大。类似地，随着离第一层间绝缘层150的上表面的距离增大，第一导电上过孔212和第二导电上过孔222在第二方向d2上的宽度增大。
105.上屏障导电层210a不设置在第一导电上布线211和第二导电上布线221中的上填充导电层210b的侧壁上。
106.参考图11，在根据一些实施例的半导体器件中，第一导电插入图案310包括插入屏障导电层310a和插入填充导电层310b。
107.插入填充导电层310b设置在插入屏障导电层310a上。插入屏障导电层310a沿插入图案沟槽310t的侧壁和底表面延伸。插入填充导电层310b填充插入图案沟槽310t的其余部分。
108.插入屏障导电层310a和插入填充导电层310b中包括的材料与关于下布线屏障层110a和下布线填充层110b描述的材料相同。
109.此外，第二导电插入图案320具有与第一导电插入图案310相同的结构。
110.参考图12，在根据一些实施例的半导体器件中，上通孔212t的侧壁包括弯曲表面。
111.随着离第一层间绝缘层150的上表面的距离增大，上通孔212t的侧壁的坡度减小。随着侧壁接近第一导电插入图案310，上通孔212t的侧壁从水平向竖直弯曲。
112.图13至图15示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图1至图4的描述的差异。
113.参考图13至图15，在根据一些实施例的半导体器件中，第一导电插入图案310和第二导电插入图案320具有触点式形状。
114.换言之，第一导电插入图案310和第二导电插入图案320设置在设置有第一导电上过孔212和第二导电上过孔222的位置处。
115.图16至图18示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图1至图4的描述的差异。
116.参考图16至图18，在根据一些实施例的半导体器件中，第二上布线结构220直接连接到第二导电下布线120。
117.例如，第二导电上过孔222直接连接到第二导电下布线120。设置有第二导电上过孔222的上通孔212t穿透第一蚀刻停止层155。第二导电上过孔222穿透第一蚀刻停止层155并且连接到第二导电下布线120。
118.在第二导电下布线120和第二上布线结构220之间不设置导电插入图案。因此，第二导电上过孔222的高度h12大于第一导电上过孔212的高度h11。
119.在实施例中，第一导电下布线110是对诸如晶体管之类的元件供电的电源线。第一导电下布线110连接到电源电压或接地电压。
120.在实施例中，第二导电下布线120是在诸如晶体管之类的元件之间传输信号的信号传输线。
121.图19和图20示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图16至图18的描述的差异。
122.参考图19和图20，第一导电下布线110在第二方向d2上的宽度w31大于第二导电下布线120在第二方向d2上的宽度w32。
123.虽然将第一导电插入图案310在第二方向d2上的宽度示出为小于第一导电下布线110在第二方向d2上的宽度w31，但是本公开的实施例不限于此。
124.图21示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图1至图4的描述的差异。
125.为了参考，图21示出了包括第一栅电极ge的截面图。
126.图21示出了沿第一方向d1延伸的鳍状图案af和沿第二方向d2延伸的第一栅电极ge，但是本公开的实施例不限于此。
127.参考图21，根据一些实施例的半导体器件包括设置在衬底10与导电下布线110和120之间的晶体管tr。
128.衬底10可以是硅衬底或绝缘体上硅(soi)衬底。备选地，衬底10包括硅锗、绝缘体上硅锗(sgoi)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓中的一种，但实施例不限于此。
129.晶体管tr包括鳍状图案af、鳍状图案af上的第一栅电极ge、以及鳍状图案af与第一栅电极ge之间的第一栅绝缘层gi。
130.此外，晶体管tr包括设置在第一栅电极ge的两侧的源/漏极图案。
131.鳍状图案af从衬底10突出。鳍状图案af沿第一方向d1延伸。鳍状图案af是衬底10的一部分，并且包括从衬底10生长的外延层。鳍状图案af包括例如作为基本(elemental)半导体材料的硅或锗。此外，鳍状图案af可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。
132.iv-iv族化合物半导体是包括碳(c)、硅(si)、锗(ge)或锡(sn)中的至少两种的二元化合物或三元化合物、或上面提及的掺杂有iv族元素的化合物。iii-v族化合物半导体是例如通过将作为iii族元素的铝(al)、镓(ga)或铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)或锑(sb)中的一种进行组合而形成的二元化合物、三元化合物或四元化合物。
133.在衬底10上形成场绝缘层15。在鳍状图案af的侧壁的一部分上形成场绝缘层15。鳍状图案af在场绝缘层15的上表面上方突出。场绝缘层15包括例如氧化物层、氮化物层、氮氧化物层或其组合层中的至少一种。
134.第一栅电极ge设置在鳍状图案af上。第一栅电极ge沿第二方向d2延伸。第一栅电极ge与鳍状图案af相交。
135.第一栅电极ge包括例如金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化
物、金属硅化物、掺杂半导体材料、导电金属氮氧化物或导电金属氧化物中的至少一种。
136.第一栅绝缘层gi设置在第一栅电极ge与鳍状图案af之间、以及第一栅电极ge与场绝缘层15之间。第一栅绝缘层gi包括例如氧化硅、氮氧化硅、氮化硅或具有比氧化硅的介电常数高的介电常数的高k材料中的至少一种。高k材料是例如氮化硼、金属氧化物或金属硅氧化物中的至少一种。
137.根据一些实施例的半导体器件包括使用负电容器的负电容器fet。例如，第一栅绝缘层gi包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
138.铁电材料层具有负电容，而顺电材料层具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容小于每个电容器单独的电容。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个电容具有负值时，总电容具有正值并且大于每个电容的绝对值。
139.当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值增大。通过使用总电容值增大的原理，包含铁电材料层的晶体管在室温下具有小于或等于阈值电压的亚阈值摆幅，其中阈值电压小于60mv/十倍程(decade)。
140.铁电材料层具有铁电性质。铁电材料层包括例如氧化铪、铪锆氧化物、钡锶钛氧化物、钡钛氧化物或铅锆钛氧化物中的至少一种。例如，铪锆氧化物包含掺杂有锆(zr)的氧化铪。又例如，铪锆氧化物是铪(hf)、锆(zr)和氧(o)的化合物。
141.铁电材料层还可以包括掺杂在其中的掺杂剂。例如，掺杂剂包括铝(a1)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)或锡(sn)中的至少一种。铁电材料层中的掺杂剂的类型根据铁电材料层中是哪种铁电材料而变化。
142.当铁电材料层包括氧化铪时，铁电材料层中的掺杂剂包括例如钆(gd)、硅(si)、锆(zr)、铝(a1)或钇(y)中的至少一种。
143.当掺杂剂是铝(a1)时，铁电材料层包括3至8的原子百分比(at％)的铝。在这种情况下，掺杂剂比率是铝与铪和铝之和的比率。
144.当掺杂剂是硅(si)时，铁电材料层包括2at％至10at％的硅。当掺杂剂是钇(y)时，铁电材料层包括2at％至10at％的钇。当掺杂剂是钆(gd)时，铁电材料层包括1at％至7at％的钆。当掺杂剂是锆(zr)时，铁电材料层包括50at％至80at％的锆。
145.顺电材料层具有顺电性质。顺电材料层包括例如氧化硅或具有高介电常数的金属氧化物中的至少一种。顺电材料层中的金属氧化物包括例如氧化铪、氧化锆或氧化铝中的至少一种，但是实施例不限于此。
146.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层具有铁电性质，但是顺电材料层不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中的氧化铪的晶体结构与顺电材料层中的氧化铪的晶体结构不同。
147.铁电材料层具有表现铁电性质的厚度。铁电材料层的厚度例如在0.5nm至10nm的范围中，但是实施例不限于此。因为每种铁电材料表现铁电性质的临界厚度可以不同，所以铁电材料层的厚度可以根据铁电材料变化。
148.在一个实施例中，第一栅绝缘层gi包括一个铁电材料层。在一个实施例中，第一栅
绝缘层gi包括彼此间隔开的多个铁电材料层。第一栅绝缘层gi具有多个铁电材料层和多个顺电材料层交替地堆叠的堆叠结构。
149.栅封盖图案ge_cap设置在第一栅电极ge上。导电下布线110和120设置在第一栅电极ge上。虽然将导电下布线110和120示出为不连接到第一栅电极ge，但是本公开的实施例不限于此，并且在其他实施例中，导电下布线110或120之一连接到第一栅电极ge。
150.图22示出了根据一些实施例的半导体器件。为了描述的简单，以下描述将集中在与参考图21的描述的差异。
151.参考图22，在根据一些实施例的半导体器件中，晶体管tr包括纳米片ns、围绕纳米片ns的第一栅电极ge、以及纳米片ns与第一栅电极ge之间的第一栅绝缘层gi。
152.纳米片ns设置在下鳍状图案baf上。纳米片ns在第三方向d3上与下鳍状图案baf间隔开。虽然将晶体管tr示出为包括在第三方向d3上间隔开的三个纳米片ns，但是本公开的实施例不限于此。在其他实施例中，沿第三方向d3设置在下鳍状图案baf上的纳米片ns的数量可以大于或小于3。
153.下鳍状图案baf和纳米片ns中的每一个包括例如作为基本半导体材料的硅或锗。下鳍状图案baf和纳米片ns中的每一个包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。下鳍状图案baf和纳米片ns可以包括相同的材料或不同的材料。
154.图23至图25示出了根据一些实施例的半导体器件。为了参考，图23是根据一些实施例的半导体器件的平面图。图24是沿图23的线d-d和e-e截取的截面图。图25是沿图23的线f-f截取的截面图。
155.参考图23至图25，逻辑单元lc设置在衬底10上。逻辑单元lc可以是执行特定功能的逻辑元件，例如反相器、触发器等。逻辑单元lc包括构成逻辑元件的竖直晶体管和将竖直晶体管彼此连接的导线。
156.衬底10上的逻辑单元lc包括第一有源区rx1和第二有源区rx2。例如，第一有源区rx1是pmosfet区，第二有源区rx2是nmosfet区。第一有源区rx1和第二有源区rx2通过在衬底10上形成的沟槽t_ch分离。第一有源区rx1和第二有源区rx2沿第一方向d1彼此间隔开。
157.第一下外延图案spo1设置在第一有源区rx1上，并且第二下外延图案spo2设置在第二有源区rx2上。在平面图中，第一下外延图案spo1与第一有源区rx1重叠，并且第二下外延图案spo2与第二有源区rx2重叠。第一下外延图案spo1和第二下外延图案spo2通过选择性外延生长工艺形成。第一下外延图案spo1在衬底10的第一凹陷区域rs1中形成，并且第二下外延图案spo2在衬底10的第二凹陷区域rs2中形成。
158.第一有源图案ap1设置在第一有源区rx1上，并且第二有源图案ap2设置在第二有源区rx2上。第一有源图案ap1和第二有源图案ap2中的每一个具有竖直突出的鳍形状。在平面图中，第一有源图案ap1和第二有源图案ap2中的每一个具有沿第一方向d1延伸的条形状。第一有源图案ap1在第二方向d2上间隔开，并且第二有源图案ap2在第二方向d2上间隔开。
159.每个第一有源图案ap1包括从第一下外延图案spo1竖直地突出的第一沟道图案chp1、以及在第一沟道图案chp1上形成的第一上外延图案dop1。每个第二有源图案ap2包括从第二下外延图案spo2竖直地突出的第二沟道图案chp2、以及在第二沟道图案chp2上形成的第二上外延图案dop2。
160.在衬底10上设置填充沟槽t_ch的元件隔离层st。元件隔离层st覆盖第一下外延图案spo1和第二下外延图案spo2的上表面。第一有源图案ap1和第二有源图案ap2在元件隔离层st上方竖直地突出。
161.在第一方向d1上彼此平行地延伸的多个第二栅电极420设置在元件隔离层st上。第二栅电极420在第二方向d2上间隔开。第二栅电极420围绕第一有源图案ap1的第一沟道图案chp1并且围绕第二有源图案ap2的第二沟道图案chp2。例如，第一有源图案ap1的第一沟道图案chp1具有第一侧壁sw1至第四侧壁sw4。第一侧壁sw1和第二侧壁sw2在第二方向d2上彼此面对，并且第三侧壁sw3和第四侧壁sw4在第一方向d1上彼此面对。第二栅电极420形成在第一侧壁sw1至第四侧壁sw4上。换言之，第二栅电极420围绕第一侧壁sw1至第四侧壁sw4。
162.第二栅绝缘层430插入在第二栅电极420与第一沟道图案chp1和第二沟道图案chp2中的每一个之间。第二栅绝缘层430覆盖第二栅电极420的底表面和第二栅电极420的内壁。例如，第二栅绝缘层430直接覆盖第一有源图案ap1的第一侧壁sw1至第四侧壁sw4。
163.第一上外延图案dop1和第二上外延图案dop2在第二栅电极420上方竖直地突出。第二栅电极420的上表面低于第一上外延图案dop1和第二上外延图案dop2中的每一个的底表面。换言之，第一有源图案ap1和第二有源图案ap2中的每一个具有从衬底10竖直地突出并且穿透第二栅电极420的结构。
164.根据一些实施例的半导体器件包括载流子沿第三方向d3在其中移动的竖直晶体管。例如，当对第二栅电极420施加电压以使晶体管导通时，载流子通过沟道图案chp1和chp2从下外延图案spo1和spo2移动到上外延图案dop1和dop2。在根据一些实施例的半导体器件中，第二栅电极420完全围绕沟道图案chp1和chp2的侧壁sw1至sw4。根据本公开的一些实施例的晶体管是三维场效应晶体管，例如具有栅全包围结构的vfet。因为栅极围绕沟道，所以根据一些实施例的半导体器件具有优异的电气特性。
165.覆盖第二栅电极420以及第一有源图案ap1和第二有源图案ap2的间隔物440设置在元件隔离层st上。间隔物440包括氮化硅层或氮氧化硅层。间隔物440包括下间隔物440ls、上间隔物440us、以及下间隔物440ls与上间隔物440us之间的栅间隔物440gs。
166.下间隔物440ls直接覆盖元件隔离层st的上表面。第二栅电极420通过下间隔物440ls在第三方向d3上与元件隔离层st间隔开。栅间隔物440gs覆盖每个第二栅电极420的上表面和外壁。上间隔物440us覆盖第一上外延图案dop1和第二上外延图案dop2。然而，上间隔物440us不覆盖第一上外延图案dop1和第二上外延图案dop2的上表面，而是暴露第一上外延图案dop1和第二上外延图案dop2的上表面。
167.下层间绝缘层190的第一部分190bp设置在间隔物440上。下层间绝缘层190的第一部分190bp的上表面与第一上外延图案dop1和第二上外延图案dop2的上表面基本共面。下层间绝缘层190的第二部分190up以及第一层间绝缘层150和第二层间绝缘层160顺序地堆叠在下层间绝缘层190的第一部分190bp上。下层间绝缘层190的第一部分190bp和下层间绝缘层190的第二部分190up包括在下层间绝缘层190中。下层间绝缘层190的第二部分190up覆盖第一上外延图案dop1和第二上外延图案dop2的上表面。
168.设置至少一个第一源/漏极接触部470，其穿透下层间绝缘层190的第二部分190up并且连接到第一上外延图案dop1和第二上外延图案dop2。设置至少一个第二源/漏极接触
部570，其顺序地穿透下层间绝缘层190、下间隔物440ls和元件隔离层st并且连接到第一下外延图案spo1和第二下外延图案spo2。设置栅接触部480，其顺序地穿透下层间绝缘层的第二部分190up、下层间绝缘层的第一部分190bp和栅间隔物440gs并且连接到第二栅电极420。
169.此外，还将蚀刻停止层设置在下层间绝缘层的第二部分190up与第一层间绝缘层150之间。第一蚀刻停止层155设置在第一层间绝缘层150与第二层间绝缘层160之间。
170.第一导电下布线110设置在第一层间绝缘层150中。第一导电下布线110包括过孔部分112和布线部分111。第一导电下布线110连接到第一源/漏极接触部470、第二源/漏极接触部570和栅接触部480。第一上布线结构210和第一导电插入图案310设置在第二层间绝缘层160中。
171.此外，导电插入图案还设置在第一源/漏极接触部470与第一导电下布线110之间。此外，导电插入图案还设置在第二源/漏极接触部570与第一导电下布线110之间。导电插入图案还设置在栅接触部480与第一导电下布线110之间。
172.与所示出的示例不同，在一个实施例中，与第一上布线结构210类似的附加布线结构还设置在第一源/漏极接触部470与第一导电下布线110之间。
173.第一导电下布线110、第一导电插入图案310和第一上布线结构210的详细描述与参考图1至图20描述的那些基本相同。
174.图26a至图29b示出了根据一些实施例的用于制造半导体器件的方法的中间步骤。为了参考，图26a、图27a、图28a和图29a分别是沿图1的线a-a截取的截面图。图26b、图27b、图28b和图29b分别是沿图1的线b-b截取的截面图。
175.参考图26a和图26b，在第一层间绝缘层150中形成第一导电下布线110和第二导电下布线120。
176.在第一层间绝缘层150中形成下布线沟槽110t。在下布线沟槽110t中形成第一导电下布线110和第二导电下布线120。第一导电下布线110和第二导电下布线120分别包括下布线屏障层110a和下布线填充层110b。
177.然后，在第一层间绝缘层150、第一导电下布线110和第二导电下布线120上形成第一蚀刻停止层155。此外，在第一蚀刻停止层155上形成第二下层间绝缘层160l。
178.参考图27a和图27b，在第二下层间绝缘层160l中形成插入图案沟槽310t。
179.在第一导电下布线110和第二导电下布线120上形成包括插入图案沟槽310t的第二下层间绝缘层160l。
180.插入图案沟槽310t穿透第一蚀刻停止层155。插入图案沟槽310t暴露第一导电下布线110和第二导电下布线120。一个插入图案沟槽310t暴露一个导电下布线110、120。
181.参考图28a和图28b，分别在第一导电下布线110和第二导电下布线120上形成第一导电插入图案310和第二导电插入图案320。
182.第一导电插入图案310和第二导电插入图案320中的每一个填充插入图案沟槽310t。
183.第一导电插入图案310连接到第一导电下布线110，并且第二导电插入图案320连接到第二导电下布线120。
184.参考图29a和图29b，在第一导电插入图案310和第二导电插入图案320上形成第二
上层间绝缘层160u。
185.第二上层间绝缘层160u包括上布线沟槽211t和上通孔212t。在上布线沟槽211t的底表面上形成上通孔212t。上通孔212t暴露第一导电插入图案310和第二导电插入图案320。
186.然后，参考图1至图4，在上布线沟槽211t和上通孔212t中形成第一上布线结构210和第二上布线结构220。第一上布线结构210和第二上布线结构220填充上布线沟槽211t和上通孔212t。
187.在总括详细描述时，本领域技术人员应明白，在基本上不脱离本发明构思的原理的情况下，可以对本公开的实施例进行许多变化和修改。因此，本公开的实施例仅用于一般性和描述性意义，而不是为了限制的目的。