第零层层间膜的制造方法与流程

1.本发明涉及一种半导体集成电路制造方法，特别是涉及一种第零层层间膜(ild0)的制造方法。


背景技术：

2.在先进工艺节点，特别是14nm以下，ild0的化学机械研磨(cmp)之后的氧化层(oxide)即第零层层间膜的蝶形缺陷(dishing)对后续工艺的影响成为瓶颈，而cmp的dishing主要来自于第零层层间膜的氧化层沉积(deposition)形成的凹陷(recess)和cmp本身不同材质研磨率的负载(loading)，研磨率的负载也即为cmp对不同材料的研磨速率不同。
3.如图1a至图1b所示，是本发明实施例第零层层间膜的制造方法各步骤中的器件结构图；本发明实施例第零层层间膜的制造方法包括如下步骤：
4.步骤一、如图1a所示，提供一半导体衬底103，在所述半导体衬底103表面形成多个由第一栅介质层和多晶硅栅叠加而成的第一栅极结构104。图1a中，所述第一栅介质层和所述多晶硅栅未单独标示。
5.所述第一栅极结构104的形成区域通过硬质掩膜层105定义，在所述第一栅极结构104的所述多晶硅栅的顶部还叠加有所述硬质掩膜层105。
6.各所述第一栅极结构104之间的区域为间隔区。
7.通常在，同一半导体衬底103还包括不同的器件区域，图1a中区域101中的宽度和间距都会小于区域102中的所述第一栅极结构104的宽度和间距。区域101能为核心(core)器件区域，区域102能为输入输出(io)器件区域。
8.步骤二、如图1a所示，生长第零层层间膜106，所述第零层层间膜106将所述间隔区完全填充并延伸到所述硬质掩膜层105顶部表面之上；所述第零层层间膜106具有不平坦的顶部表面且在所述间隔区顶部具有凹陷107。由图1a所示可知，区域102中形成的所述凹陷107的尺寸更大。
9.步骤三、如图1b所示，以所述硬质掩膜层105为停止层，采用化学机械研磨工艺对所述第零层层间膜106进行平坦化，使所述第零层层间膜106的顶部表面和所述硬质掩膜层105的顶部表面相平以及使所述硬质掩膜层105顶部表面之上的所述第零层层间膜106全部被去除。
10.但是现有方法中，在所述化学机械研磨工艺完成后容易形成蝶形缺陷108。形成所述蝶形缺陷108的原因包括两个：
11.第一个为所述凹陷107，所述凹陷107会使得凹陷向下转移，从而形成所述蝶形缺陷108。
12.第二个为化学机械研磨工艺对第零层层间膜106和所述硬质掩膜层105的研磨速率不同即研磨负载不同；当研磨停止在所述硬质掩膜层105表面后，为了将所述硬质掩膜层105表面的第零层层间膜106的残留完全去除，则势必会增加研磨时间，这样在间隔区的所
述第零层层间膜106会被进一步研磨，从而产生所述蝶形缺陷108。
13.存在蝶形缺陷108时，在后续金属工艺中会在蝶形缺陷108中产生金属残留，最终造成金属接触孔工艺后线路短路，直接冲击产品良率。
14.现有改善oxide dishing的方法包括如下两种：
15.第一种方法为，增加oxide deposition，即增加第零层层间膜的厚度，这样能改善图1a中的凹陷107的结构。
16.第二种方法为，减少cmp时间，即cmp少磨。
17.上述两种方法虽然能有限改善oxide dishing。但同样会带来诸多副作用，比如：
18.第一种方法会导致cmp的研磨时间增加，这样会减少第零层层间膜加厚带来的效益。
19.第二种方法中，cmp少磨会减少sin即硬质掩膜层上oxide残留的窗口(window)，导致后续多晶硅伪栅去除时会产生多晶硅残留(dummy poly remove poly residue)。


技术实现要素：

20.本发明所要解决的技术问题是提供一种第零层层间膜的制造方法，能消除第零层层间膜表面的蝶形缺陷并从而能防止金属残留在蝶形缺陷中，从而能提高产品良率；还能同时减少多晶硅栅顶部的硬质掩膜层表面的第零层层间膜材料残留并能同时减少研磨时间，提高工艺窗口。
21.为解决上述技术问题，本发明提供的第零层层间膜的制造方法包括如下步骤：
22.步骤一、提供一半导体衬底，在所述半导体衬底表面形成多个由第一栅介质层和多晶硅栅叠加而成的第一栅极结构。
23.所述第一栅极结构的形成区域通过硬质掩膜层定义，在所述第一栅极结构的所述多晶硅栅的顶部还叠加有所述硬质掩膜层。
24.各所述第一栅极结构之间的区域为间隔区。
25.步骤二、生长第零层层间膜，所述第零层层间膜将所述间隔区完全填充并延伸到所述硬质掩膜层顶部表面之上；所述第零层层间膜具有不平坦的顶部表面且在所述间隔区顶部具有第一凹陷。
26.步骤三、对所述硬质掩膜层顶部的所述第零层层间膜进行回刻并形成第二凹陷，所述第二凹陷的底部表面低于所述第一凹陷的底部表面。
27.步骤四、以所述硬质掩膜层为停止层，采用第一次化学机械研磨工艺对所述第零层层间膜进行平坦化，使所述第零层层间膜的顶部表面和所述硬质掩膜层的顶部表面相平以及使所述硬质掩膜层顶部表面之上的所述第零层层间膜全部被去除。
28.进一步的改进是，步骤一形成所述第一栅极结构的分步骤包括：
29.步骤11、在所述半导体衬底表面依次形成所述第一栅介质层和所述多晶硅栅。
30.步骤12、在所述多晶硅栅的表面形成硬质掩膜层。
31.步骤13、光刻定义出所述第一栅极结构的形成区域，依次对所述硬质掩膜层、所述多晶硅栅和所述第一栅介质层进行刻蚀形成多个所述第一栅极结构。
32.进一步的改进是，步骤一形成所述第一栅极结构的分步骤还包括：
33.步骤14、在各所述第一栅极结构的侧面形成侧墙。
34.进一步的改进是，所述硬质掩膜层为氮化层或者为氧化层和氮化层的叠加层。
35.进一步的改进是，所述侧墙的材料包括氧化层或氮化层。
36.进一步的改进是，在进行步骤二之前还包括如下步骤：
37.形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述间隔区的所述半导体衬底表面。
38.进一步的改进是，进行步骤三之前，还包括采用第二次化学机械研磨工艺对所述第零层层间膜进行粗磨，使所述第零层层间膜的顶部表面的平坦性增加以及使所述第一凹陷的凹陷深度减少。
39.进一步的改进是，步骤三中，所述第二凹陷位于所述第一栅极结构的正上方，所述第二凹陷和底部的所述硬质掩膜层的宽度相同且对齐。
40.进一步的改进是，所述半导体衬底为硅衬底。
41.进一步的改进是，在步骤二之前还包括在所述第一栅极结构两侧的所述半导体衬底表面形成源区和漏区的步骤。
42.进一步的改进是，步骤四完成之后还包括：进行金属栅替换，形成由第二栅介质层和金属栅叠加形成的第二栅极结构。
43.进一步的改进是，所述第二栅介质层采用所述第一栅介质层，所述金属栅替换包括如下分步骤：
44.去除所述硬质掩膜层。
45.去除所述多晶硅栅。
46.在所述多晶硅栅的去除区域填充金属形成金属栅，由所述第一栅介质层和所述金属栅叠加形成第二栅极结构。
47.进一步的改进是，所述第二栅介质层的材料和所述第一栅介质层的材料不同，所述金属栅替换包括如下分步骤：
48.去除所述硬质掩膜层。
49.去除所述多晶硅栅。
50.去除所述第一栅介质层。
51.在所述多晶硅栅和所述第一栅介质层的去除区域中依次形成所述第二栅介质层和所述金属栅。
52.进一步的改进是，所述第二栅介质层中包括高介电常数材料层。
53.进一步的改进是，所述金属栅包括叠加的金属功函数层和金属导电材料层。
54.本发明在对间隔区具有第一凹陷的第零层层间膜进行第一次化学机械研磨工艺之前，增加了对第零层层间膜的回刻工艺，回刻工艺仅对第一栅极结构的硬质掩膜层顶部的第零层层间膜进行刻蚀并形成第二凹陷，第二凹陷的底部表面低于第一凹陷的底部表面，所以本发明能将凹陷从间隔区转移到硬质掩膜层顶部，这使得本发明能同时取得如下有益效果：
55.首先、第二凹陷使得需要研磨的第零层层间膜的量减少，从而能减少第一次化学机械研磨工艺的时间。
56.其次、第二凹陷使得第一次化学机械研磨能提前达到硬质掩膜层的表面，从而能避免在硬质掩膜层表面产生第零层层间膜材料残留，从而能增加工艺窗口，能防止由于第
零层层间膜残留而使得多晶硅栅去除时会产生多晶硅残留的缺陷，从而能提高产品良率。
57.再次、由于硬质掩膜层表面不会产生第零层层间膜残留的风险，这样就不会为了保证将硬质掩膜层表面的第零层层间膜完全去除而增加第一次化学机械研磨时间，所以，本发明还能进一步减少第一次化学机械研磨时间。
58.再次、第一次化学机械研磨时间的减少，能使第零层层间膜的表面的平坦性更好，能消除第零层层间膜表面的蝶形缺陷，从而能防止金属残留在蝶形缺陷中，从而能提高产品良率。
59.总之，本发明能消除多晶硅栅顶部的硬质掩膜层表面的第零层层间膜材料残留，还能同时消除间隔区的蝶形缺陷，能减少研磨时间，能提高工艺窗口以及能提高产品良率。
附图说明
60.下面结合附图和具体实施方式对本发明作进一步详细的说明：
61.图1a-图1b是现有第零层层间膜的制造方法各步骤中的器件结构图；
62.图2是本发明实施例第零层层间膜的制造方法的流程图；
63.图3a-图3d是本发明实施例第零层层间膜的制造方法各步骤中的器件结构图。
具体实施方式
64.如图2所示，是本发明实施例第零层层间膜的制造方法的流程图；如图3a至图3d所示，是本发明实施例第零层层间膜的制造方法各步骤中的器件结构图；本发明实施例第零层层间膜的制造方法包括如下步骤：
65.步骤一、如图3a所示，提供一半导体衬底203，在所述半导体衬底203表面形成多个由第一栅介质层和多晶硅栅叠加而成的第一栅极结构204。图3a中，所述第一栅介质层和所述多晶硅栅未单独标示。
66.所述第一栅极结构204的形成区域通过硬质掩膜层205定义，在所述第一栅极结构204的所述多晶硅栅的顶部还叠加有所述硬质掩膜层205。
67.各所述第一栅极结构204之间的区域为间隔区。
68.通常在，同一半导体衬底203还包括不同的器件区域，图3a中区域201中的宽度和间距都会小于区域202中的所述第一栅极结构204的宽度和间距。区域201能为核心器件区域，区域202能为输入输出器件区域。
69.本发明实施例中，步骤一形成所述第一栅极结构204的分步骤包括：
70.步骤11、在所述半导体衬底203表面依次形成所述第一栅介质层和所述多晶硅栅。
71.所述半导体衬底203为硅衬底。
72.步骤12、在所述多晶硅栅的表面形成硬质掩膜层205。
73.所述硬质掩膜层205为氮化层或者为氧化层和氮化层的叠加层。
74.步骤13、光刻定义出所述第一栅极结构204的形成区域，依次对所述硬质掩膜层205、所述多晶硅栅和所述第一栅介质层进行刻蚀形成多个所述第一栅极结构204。
75.之后还包括：
76.步骤14、在各所述第一栅极结构204的侧面形成侧墙。
77.形成所述侧墙之后，还包括在所述第一栅极结构204两侧的所述半导体衬底203表
面形成源区和漏区的步骤。
78.所述侧墙的材料包括氧化层或氮化层。
79.在一些实施例中，在进行后续步骤二之前还包括如下步骤：
80.形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层205表面、所述侧墙的侧面以及所述间隔区的所述半导体衬底203表面。
81.步骤二、如图3a所示，生长第零层层间膜206，所述第零层层间膜206将所述间隔区完全填充并延伸到所述硬质掩膜层205顶部表面之上；所述第零层层间膜206具有不平坦的顶部表面且在所述间隔区顶部具有第一凹陷207。由图3a所示可知，区域202中形成的所述第一凹陷207的尺寸更大。
82.如图3b所示，进行步骤三之前，还包括采用第二次化学机械研磨工艺对所述第零层层间膜206进行粗磨，使所述第零层层间膜206的顶部表面的平坦性增加以及使所述第一凹陷207的凹陷深度减少，所述第二次化学机械研磨工艺完成后的所述第一凹陷单独用标记207a标出。
83.步骤三、如图3c所示，对所述硬质掩膜层205顶部的所述第零层层间膜206进行回刻并形成第二凹陷208，所述第二凹陷208的底部表面低于所述第一凹陷207的底部表面。
84.本发明实施例中，所述第二凹陷208位于所述第一栅极结构204的正上方，所述第二凹陷208和底部的所述硬质掩膜层205的宽度相同且对齐。所述第二凹陷208能采用和所述第一栅极结构204的掩膜板(mask)图形相反的掩膜板进行定义。
85.步骤四、如图3d所示，以所述硬质掩膜层205为停止层，采用第一次化学机械研磨工艺对所述第零层层间膜206进行平坦化，使所述第零层层间膜206的顶部表面和所述硬质掩膜层205的顶部表面相平以及使所述硬质掩膜层205顶部表面之上的所述第零层层间膜206全部被去除。
86.由于所述第二凹陷208到所述硬质掩膜层205的顶部表面的距离变小，故能减少第一次化学机械研磨工艺的研磨时间且能同时避免在所述硬质掩膜层205的顶部表面产生所述第零层层间膜206的残留；第一次化学机械研磨工艺的研磨时间还需避免产生蝶形缺陷。图3d中虽然还会有一定的凹陷209，但是这个凹陷209并不会带来不利影响，故不会当作缺陷。
87.步骤四完成之后还包括：进行金属栅替换，形成由第二栅介质层和金属栅叠加形成的第二栅极结构。
88.所述第二栅介质层中包括高介电常数材料层。
89.所述金属栅包括叠加的金属功函数层和金属导电材料层。
90.在一些实施例中，所述第二栅介质层采用所述第一栅介质层，所述金属栅替换包括如下分步骤：
91.去除所述硬质掩膜层205。
92.去除所述多晶硅栅。
93.在所述多晶硅栅的去除区域填充金属形成金属栅，由所述第一栅介质层和所述金属栅叠加形成第二栅极结构。
94.在一些实施例中，所述第二栅介质层的材料和所述第一栅介质层的材料不同，所
述金属栅替换包括如下分步骤：
95.去除所述硬质掩膜层205。
96.去除所述多晶硅栅。
97.去除所述第一栅介质层。
98.在所述多晶硅栅和所述第一栅介质层的去除区域中依次形成所述第二栅介质层和所述金属栅。
99.本发明实施例在对间隔区具有第一凹陷207的第零层层间膜206进行第一次化学机械研磨工艺之前，增加了对第零层层间膜206的回刻工艺，回刻工艺仅对第一栅极结构204的硬质掩膜层205顶部的第零层层间膜206进行刻蚀并形成第二凹陷208，第二凹陷208的底部表面低于第一凹陷207的底部表面，这使得本发明实施例能同时取得如下有益效果：
100.首先、第二凹陷208使得需要研磨的第零层层间膜206的量减少，从而能减少第一次化学机械研磨工艺的时间。
101.其次、第二凹陷208使得第一次化学机械研磨能提前达到硬质掩膜层205的表面，从而能避免在硬质掩膜层205表面产生第零层层间膜206材料残留，从而能增加工艺窗口，能防止由于第零层层间膜206残留而使得多晶硅栅去除时会产生多晶硅残留的缺陷，从而能提高产品良率。
102.再次、由于硬质掩膜层205表面不会产生第零层层间膜206残留的风险，这样就不会为了保证将硬质掩膜层205表面的第零层层间膜206完全去除而增加第一次化学机械研磨时间，所以，本发明还能进一步减少第一次化学机械研磨时间。
103.再次、第一次化学机械研磨时间的减少，能使第零层层间膜206的表面的平坦性更好，能消除第零层层间膜206表面的蝶形缺陷，从而能防止金属残留在蝶形缺陷中，从而能提高产品良率。
104.总之，本发明实施例能消除多晶硅栅顶部的硬质掩膜层205表面的第零层层间膜206材料残留，还能同时消除间隔区的蝶形缺陷，能减少研磨时间，能提高工艺窗口以及能提高产品良率。
105.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。