半导体元件及其制备方法与流程

1.本技术案主张2021年6月11日申请的美国正式申请案第17/345,915号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开关于一种半导体元件及该半导体元件的制备方法。特别是有关于一种具有反相器的半导体元件以及具有该反相器的该半导体元件的制备方法。


背景技术：

3.半导体元件使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的「先前技术」说明仅提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种半导体元件，包括一基底；一栅极结构，设置在该基底上；一第一杂质区与一第二杂质区，分别为在该栅极结构的两侧上以及设置在该基底中；一第一接触点，设置在该第一杂质区上并包括一第一电阻值；以及一第二接触点，设置在该第一杂质区上并包括一第二电阻值，该第二电阻值小于该第一接触点的该第一电阻值。该第一接触点经配置以电性耦接到一电源供应器，而该第二接触点经配置以电性耦接到一信号输出。该栅极结构、该第一杂质区、该第二杂质区、该第一接触点以及该第二接触点一起配置成一反相器。
6.在一些实施例中，该第一接触点包含氮化钛或是掺杂多晶硅。
7.在一些实施例中，中该第二接触点包含钨。
8.在一些实施例中，该半导体元件还包括一阻障层，设置在该第二接触点与该第一杂质区之间，并设置在该第二接触点的一侧壁上。该阻障层包含氮化钨。
9.在一些实施例中，该第一接触点的一宽度小于该第二接触点的一宽度。
10.在一些实施例中，该半导体元件还包括一第三接触点，设置在该第二杂质区上。该第三接触点包含钨。该第三接触点经配置以电性耦接到一接地电位(ground potential)。
11.在一些实施例中，该半导体元件还包括一栅极接触点，设置在该栅极结构上。该栅极接触点包含钨。该栅极接触点经配置以电性耦接到一信号输出。
12.在一些实施例中，该半导体元件还包括一辅助层，设置在该第一接触点与该第一杂质区之间。该辅助层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
13.在一些实施例中，该半导体元件还包括多个栅极间隙子，设置在该基底上以及设置在该栅极结构的两侧上。该多个栅极间隙子包含氮化硅、氧化硅、氮氧化硅或是氧化氮化
硅。
14.在一些实施例中，该半导体元件还包括多个轻度掺杂区，设置在该基底中以及在该多个栅极间隙子下。该多个轻度掺杂区掺杂有磷、砷、锑或硼。
15.在一些实施例中，该第一杂质区的一宽度大于该第二杂质区的一宽度。
16.在一些实施例中，该栅极结构包括一栅极隔离层，设置在该基底上；以及一栅极下导电层，设置在该栅极隔离层上。该栅极接触点设置在该栅极下导电层上。
17.在一些实施例中，该半导体元件还包括一栅极上导电层，设置在该栅极接触点与该栅极下导电层之间。该栅极上导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
18.在一些实施例中，该第一接触点的一侧壁大致呈垂直。
19.在一些实施例中，该半导体元件还包括一罩盖层，设置在该基底上并覆盖该栅极结构。
20.在一些实施例中，该第一接触点的一侧壁大致呈锥形。
21.在一些实施例中，该半导体元件还包括一井层，设置在该基底中。该第一杂质区与该第二杂质区设置在该井层中。
22.在一些实施例中，该半导体元件还包括一埋入隔离层，设置在该基底中。该第一杂质区与该第二杂质区设置在该埋入隔离层上。
23.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一栅极结构在该基底上；分别形成一第一杂质区以及一第二杂质区在该栅极结构的两侧上以及在该基底中；形成一第一接触点在该第一杂质区上并包括一第一电阻值；以及形成一第二接触点在该第一杂质区上并包括一第二电阻值，该第二电阻值小于该第一接触点的该第一电阻值。该第一接触点经配置以电性耦接到一电源供应器，而该第二接触点经配置以电性耦接到一信号输出。该栅极结构、该第一杂质区、该第二杂质区、该第一接触点以及该第二接触点一起配置成一反相器。
24.在一些实施例中，该第一接触点包含氮化钛或掺杂多晶硅，而第二接触点包含钨。
25.由于本公开该半导体元件的设计，可使用具有高电阻值的该第一接触点简单地实现一反相器。实现该反相器的小型设计可节省该半导体元件的实际空间。因此，可降低该半导体元件的制造成本。
26.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求书合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号指相同的元件。
28.图1是流程示意图，例示本公开一实施例的半导体元件的制备方法。
29.图2是顶视示意图，例示本公开一实施例的中间半导体元件。
30.图3是剖视示意图，例示沿着图2的剖线a-a’的剖面。
31.图4是顶视示意图，例示本公开一实施例的中间半导体元件。
32.图5是剖视示意图，例示沿着图4的剖线a-a’的剖面。
33.图6是顶视示意图，例示本公开一实施例的中间半导体元件。
34.图7是剖视示意图，例示沿着图6的剖线a-a’的剖面。
35.图8是顶视示意图，例示本公开一实施例的中间半导体元件。
36.图9是剖视示意图，例示沿着图8的剖线a-a’的剖面。
37.图10是顶视示意图，例示本公开一实施例的中间半导体元件。
38.图11是剖视示意图，例示沿着图10的剖线a-a’的剖面。
39.图12到图18是剖视示意图，沿着图10的剖线a-a’，例示本公开一实施例的半导体元件的一制备流程。
40.图19是电路结构图，例示本公开一实施例的半导体元件。
41.图20到图23是剖视示意图，例示本公开一实施例的各半导体元件。
42.图24到图28是剖视示意图，例示本公开另一实施例的半导体元件的一制备流程。
43.其中，附图标记说明如下：
44.1a：半导体元件
45.1b：半导体元件
46.1c：半导体元件
47.1d：半导体元件
48.1e：半导体元件
49.1f：半导体元件
50.10：制备方法
51.101：基底
52.103：绝缘层
53.105：轻度掺杂区
54.107：第一杂质区
55.109：第二杂质区
56.111：辅助层
57.113：罩盖层
58.115：井层
59.117：埋入隔离层
60.200：栅极结构
61.201：栅极隔离层
62.203：下栅极导电层
63.205：栅极间隙子
64.207：栅极上导电层
65.301：第一接触点
66.301-1：下部
67.301-3：上部
68.303：第二接触点
69.305：第三接触点
70.307：栅极接触点
71.401：阻障层
72.501：第一介电层
73.503：第二介电层
74.505：第三介电层
75.507：第四介电层
76.601：阻障材料
77.603：导电材料
78.701：第一开孔
79.703：第二开孔
80.aa：主动区
81.gnd：接地电位
82.s11：步骤
83.s13：步骤
84.s15：步骤
85.s17：步骤
86.t1：厚度
87.t2：厚度
88.t3：厚度
89.t4：厚度
90.vcc：电源供应器
91.vin：信号输入
92.vout：信号输出
93.w1：宽度
94.w2：宽度
95.w3：宽度
96.w4：宽度
97.z：方向
具体实施方式
98.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
99.此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部
的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
100.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
101.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
102.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如「同样的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语「大致地(substantially)」可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
103.在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。
104.应当理解，在本公开的描述中，上方(above)(或之上(up))对应z方向箭头的该方向，而下方(below)(或之下(down))对应z方向箭头的相对方向。
105.应当理解，「正在形成(forming)」、「已经形成(formed)」以及「形成(form)」的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
106.应当理解，在本公开的描述中，文中所提到的功能或步骤可发生不同于各图式中的顺序。举例来说，连续显示的两个图式实际上可以大致同时执行，或者是有时可以相反顺
序执行，其取决于所包含的功能或步骤。
107.图1是流程示意图，例示本公开一实施例的半导体元件1a的制备方法10。图2是顶视示意图，例示本公开一实施例的中间半导体元件。图3是剖视示意图，例示沿着图2的剖线a-a’的剖面。图4是顶视示意图，例示本公开一实施例的中间半导体元件。图5是剖视示意图，例示沿着图4的剖线a-a’的剖面。
108.请参考图1到图5，在步骤s11，可提供一基底101，一绝缘层103可形成在基底101中以界定出一主动区aa，一栅极结构200可形成在主动区aa与绝缘层103上。
109.请参考图2及图3，基底101可为一块状(bulk)半导体基底。举例来说，该块状半导体可包含一元素半导体、一化合物半导体，该元素半导体例如硅或锗，该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他iii-v族化合物半导体或ii-vi族化合物半导体。
110.请参考图2及图3，可执行一系列的沉积制程以沉积一垫氧化物层(图未示)在基底101上，以及沉积一垫氮化物层(图未示)在该垫氧化物层上。举例来说，该垫氧化物层可包含氧化硅。举例来说，该垫氮化物层可包含氮化硅。可执行一微影制程以形成一遮罩层在该垫氮化物层上。该遮罩层可为一光阻层，并可界定出绝缘层103的位置与图案。
111.请参考图2及图3，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除未被该遮罩层所覆盖的该垫氧化物层、该垫氮化物层以及基底101，以便形成延伸到基底101的一凹陷。在蚀刻制程之后，可移除该遮罩层。可沉积一隔离材料以填满该凹陷，并可依序执行一平坦化制程，例如化学机械研磨，以移除多余材料，直到暴露余留的基底101为止，且同时形成绝缘层103。举例来说，该隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或是掺氟硅酸盐(fluoride-doped silicate)。余留的基底101可视为主动区aa。
112.应当理解，在本公开中，氮氧化硅表示一物质(substance)，其包含硅、氮及氧，而其中氧的一比例大于氮的一比例。氧化氮化硅表示一物质，其包含硅、氧及氮，而其中氮的一比例大于氧的一比例。
113.应当理解，在本公开的描述中，主动区aa可包括基底101的一部分以及在基底101的该部分上方与下方的多个空间。描述一元件设置在主动区aa上意指该元件设置在基底101的该部分的一上表面上。描述一元件设置在主动区aa中则意指该元件设置在基底101的该部分中；然而，该元件的一上表面可齐平于基底101的该部分的该上表面。描述一元件设置在主动区aa上方意指该元件设置在基底101的该部分的上表面上方。
114.请参考图4及图5，可形成一层隔离材料(图未示)以覆盖主动区aa与绝缘层103。一层导电材料(图未示)可依序形成在该层隔离材料上。在一些实施例中，该层隔离材料的制作技术可包含一沉积制程，例如化学气相沉积、等离子体加强化学气相沉积或类似方法。该层隔离材料可具有一厚度，介于大约0.5nm到大约5.0nm之间。较佳者，该层隔离材料的厚度可介于大约0.5nm到大约2.5nm之间。应当理解，取决于环境，可设定该层隔离材料的厚度到一任意范围。
115.在一些实施例中，举例来说，该层隔离材料可为氧化硅。在一些实施例中，举例来说，该层隔离材料可为一高介电常数的介电材料，例如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其组合。
116.在一些实施例中，该层隔离材料可为氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化镧铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、氧化钛锶、氧化钛钡、氧化锆钡、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅、氧化碳化硅或其组合。在一些实施例中，该层隔离材料可为一多层结构，举例来说，其包括一层氧化硅以及另一层高介电常数的介电材料。
117.在一些实施例中，该层导电材料的制作技术可包含一沉积制程，例如化学气相沉积、等离子体加强化学气相沉积、喷溅或其他适合的技术。举例来说，该层导电材料可为多晶硅、多晶硅锗或其组合。在一些实施例中，举例来说，该层导电材料可为铜、钨、铝或其他适合的导电金属。一遮罩层(图未示)可形成在该层导电材料上。举例来说，该遮罩层可为一光阻层。该遮罩层可界定出栅极结构200的位置与图案。
118.请参考图4及图5，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除该层隔离材料与该层导电材料的一些部分。在蚀刻制程之后，该层隔离材料与该层导电材料的所述余留部分可分别转变成一栅极隔离层201以及一下栅极导电层203。栅极隔离层201与下栅极导电层203一起配置成栅极结构200。
119.图6是顶视示意图，例示本公开一实施例的中间半导体元件。图7是剖视示意图，例示沿着图6的剖线a-a’的剖面。图8是顶视示意图，例示本公开一实施例的中间半导体元件。图9是剖视示意图，例示沿着图8的剖线a-a’的剖面。
120.请参考图1及图6到图9，在步骤s13，多个轻度掺杂区105可形成在主动区aa中并邻近栅极结构200的两侧处，且多个栅极间隙子205可形成在主动区aa与绝缘层103上以及在栅极结构200的两侧上。
121.请参考图6及图7，可使用栅极结构200当作一遮罩而执行一植入制程以形成多个轻度掺杂区105。植入制程的多个掺杂物可包括p型杂质(掺杂物)或n型杂质(掺杂物)。所述p型杂质可添加到一本质半导体，以产生多个价电子的缺陷。在一含硅基底中，例如杂质的p型掺杂物的例子包括硼、铝、镓或铟，但并不以此为限。所述n型杂质可添加到一本质半导体，以贡献多个自由电子给该本质半导体。在一含硅基底中，例如所述杂质的n型掺杂物的例子包括锑、砷及磷，但并不以此为限。
122.在一些实施例中，可执行一退火制程以活化(activate)多个轻度掺杂区105。退火制程可具有一制成温度，介于大约800℃到大约1250℃之间。退火制程可具有一制程期间(process duration)，介于大约1毫秒(millisecond)到大约500毫秒之间。举例来说，退火制程可为一快速热退火、一激光尖峰退火(laser spike anneal)或是一闪光灯退火(flash lamp anneal)。在半导体元件1a操作期间，多个轻度掺杂区105可降低热载子效应(hot carrier effect)。
123.应当理解，术语「大约(about)」修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其表示可发生的数值数量上的变异(variation)，举例来说，其经由典型的测量以及液体处理程序(liquid handling procedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施所述方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源(source)、或成分的纯度(purity)。在一方面，术语「大约(about)」意指报告数值的10％以
内。在另一方面，术语「大约(about)」意指报告数值的5％以内。在再另一方面，术语「大约(about)」意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
124.请参考图8及图9，一层隔离材料可共形地形成在如图7所描述的中间半导体元件上。举例来说，该层隔离材料的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似技术。举例来说，该隔离材料可为氮化硅、氧化硅、氮氧化硅、氧化氮化硅、类似物或其组合。可执行一蚀刻制程以移除该层隔离材料的一些部分，且同时形成多个栅极间隙子205。多个栅极间隙子205可形成在多个轻度掺杂区105上。
125.图10是顶视示意图，例示本公开一实施例的中间半导体元件。图11是剖视示意图，例示沿着图10的剖线a-a’的剖面。图12到图18是剖视示意图，沿着图10的剖线a-a’的剖面，例示本公开一实施例的半导体元件1a的一制备流程。
126.请参考图1及图10到图13，在步骤s15，一第一杂质区107以及一第二杂质区109可形成在主动区aa中，多个辅助层111可形成在第一杂质区107与第二杂质区109上，一栅极上导电层207可形成在栅极结构200上，而一第一介电层501可形成在基底101与绝缘层103上方。
127.请参考图10及图11，可使用栅极结构200与多个栅极间隙子205当作遮罩而执行一植入制程，以形成第一杂质区107与第二杂质区109。第一杂质区107与第二杂质区109分别对应形成在邻近栅极结构200的两侧处以及在主动区aa中。第一杂质区107的宽度w1大于第二杂质区109的宽度w2。
128.举例来说，植入制程的所述掺杂物可为磷、砷、锑或硼。在一些实施例中，第一杂质区107与第二杂质区109的所述掺杂物的浓度可介于大约4
×
10
20
atoms/cm3到大约2
×
10
21
atoms/cm3之间。第一杂质区107与第二杂质区109的所述掺杂物的浓度可大于多个轻度掺杂区的所述掺杂物的浓度。第一杂质区107与第二杂质区109可具有一电类型，例如n型或p型。第一杂质区107或第二杂质区109的电类型可相同于多个轻度掺杂区105的电类型。可执行一退火制程以活化第一杂质区107与第二杂质区109。退火制程可具有一制程温度，介于大约800℃到大约1250℃之间。退火制程可具有一制程期间，介于大约1毫秒到大约500毫秒之间。举例来说，退火制程可为一快速热退火、一激光尖峰退火(laser spike anneal)或是一闪光灯退火(flash lamp anneal)。
129.请参考图12，一层导电材料(图未示)可共形地形成在如图11所描述的中间半导体元件上，以覆盖第一杂质区107、第二杂质区109、栅极下导电层203、多个栅极间隙子205以及绝缘层103。举例来说，该导电材料可包含钛、镍、铂、钽或钴。
130.可依序执行一热处理。在热处理期间，该层导电材料的多个金属原子可与第一杂质区107、第二杂质区109以及栅极下导电层203的多个硅原子进行化学反应，以分别对应形成多个辅助层111以及栅极上导电层207。多个辅助层111以及栅极上导电层207可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。热处理可为一动态表面退火制程。在热处理之后，可执行一清洗制程，以移除未反应的导电材料。清洗制程可使用蚀刻剂，例如过氧化氢(hydrogen peroxide)以及sc-1溶液。多个辅助层111以及栅极上导电层207可具有一厚度，介于大约2nm到大约20nm之间，并可当成欧姆接触以降低第一杂质区107、第二杂质区109以及栅极下导电层203的接触电阻。
131.请参考图13，第一介电层501可形成在如图12所描述的中间半导体元件上，以覆盖
多个辅助层111、栅极上导电层207、多个栅极间隙子205以及绝缘层103。可执行一平坦化制程，例如化学机械研磨，以移除多余材料并提供一大致平坦表面给接下来的处理步骤。举例来说，第一介电层501的制作技术可包含化学气相沉积、等离子体加强化学气相沉积或类似技术。在一些实施例中，第一介电层501可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第一介电层501中，所述杂质原子例如磷或硼。在一些实施例中，无须任何掺杂物源即可形成第一介电层501。
132.请参考图1及图14到图19，在步骤s17，一第一接触点301、一第二接触点303、一第三接触点305以及一栅极接触点307可形成在第一介电层501中。
133.请参考图14，一遮罩层(图未示)可形成在第一介电层501上以界定出第二接触点303、第三接触点305以及栅极接触点307的位置与图案。可执行一蚀刻制程，例如非等向性干蚀刻制程，以形成多个第一开孔701。在一些实施例中，多个第一开孔701的各侧壁可大致呈垂直。多个辅助层111与栅极上导电层207可分别对应借由多个第一开孔701而暴露。
134.应当理解，在本公开的描述中，若是存在一个垂直面，一表面与该垂直面的偏离不会超过该表面的均方根粗糙度的三倍的话，则该表面为「大致垂直(substantially vertical)」。
135.请参考图15，一层阻障材料601可共形地形成在多个第一开孔701中以及在第一介电层501的上表面上。举例来说，该层阻障材料601可包含氮化钛。
136.在一些实施例中，该层阻障材料601的制作技术可包含化学气相沉积。在一些实施例中，该层阻障层料601的制备可包括一源气体引入步骤、一第一清除步骤、一反应物流动步骤以及一第二清除步骤。该源气体引入步骤、该第一清除步骤、该反应物流动步骤以及该第二清除步骤可表示成一循环。可执行多个循环以获得该层阻障材料601的预期厚度。
137.如图14所描述的中间半导体元件可载放在一反应腔室中并预热到一预定温度。在该源气体引入步骤中，含有一前驱物以及一还原剂的源气体可引入到该反应腔室中。应当理解，该前驱物与该还原剂可使用不同进气阀注入，但并不以此为限。该前驱物可扩散跨经该边界层并到达如图14所描述的中间半导体元件的表面(例如第一介电层501的上表面以及多个第一开孔701的各内壁)。该前驱物可吸附在前述的该表面上并接续在其上迁移。吸附的该前驱物可与在前述的该表面上的该还原剂进行反应，并产生多个固态副产品以及多个气态副产品。所述固态副产品可在前述的该表面上形成核(nuclei)。该核可生长成多个岛状物，所述岛状物可以在前述的该表面上合并成一连续薄膜。在该第一清除步骤中，例如氩气的一清除气体可注入该反应腔室中，以清除掉所述气态副产品、未反应的前驱物以及未反应的反应物。
138.在该反应物流动步骤中，该反应物可单独引入到该反应腔室中，以转变在前述该表面上的该连续薄膜。在该第二清除步骤中，例如氩气的一清除气体可注入该反应腔室中，以清除掉所述气态副产品以及未反应的反应物。
139.举例来说，该前驱物可为四氯化钛(titanium tetrachloride)。该还原剂可为氢
气(hydrogen gas)。该反应物可为氨水(ammonia)。在该源气体引入步骤中，四氯化钛与氢气可在该表面上进行反应并形成一钛膜以及气态氯化氢(hydrogen chloride)。在该反应物流动步骤中，氨水可与前述形成在该表面上的钛膜进行反应以形成包含氮化钛的该层阻障材料601。
140.在一些实施例中，可用等离子体的辅助以使用化学气相沉积执行该层阻障材料601的制备。举例来说，等离子体的来源可为氩气、氢气或其组合。
141.在一些实施例中，该层阻障材料601的制作技术可包含原子层沉积，例如光辅助原子层沉积或是液态注入原子层沉积。在一些实施例中，该层阻障材料601的制备包括一第一前驱物引入步骤、一第一清除步骤、一第二前驱物引入步骤以及一第二清除步骤。该第一前驱物引入步骤、该第一清除步骤、该第二前驱物引入步骤以及该第二清除步骤可表示成一循环。可执行多个循环以获得该层阻障材料601的预期厚度。
142.在一些实施例中，如图14所描述的中间半导体元件可载放在一反应腔室中。在该第一前驱物引入步骤中，一第一前驱物可引入到该反应腔室中。该第一前驱物可扩散跨经该边界层并到达如图14所描述的中间半导体元件的表面。该第一前驱物可吸附在前述的该表面上以在一单一原子层位面形成一单层。在该第一清除步骤中，例如氩气的一清除气体可注入该反应腔室中，以清除掉未反应的第一前驱物。
143.在该第二前驱物引入步骤中，一第二前驱物可引入到该反应腔室中。该第二前驱物可与该单层进行反应，并将该单层转变成该层阻障材料601。在该第二清除步骤中，例如氩气的一清除气体可注入该反应腔室中，以清除掉未反应的第二前驱物以及气态副产品。相较于化学气相沉积，因为该第一前驱物与该第二前驱物是分开引入的，所以可以抑制由气相反应引起的粒子产生。
144.举例来说，该第一前驱物可为四氯化钛。该第二前驱物可为氨水。吸附的四氯化钛可形成一钛单层。在该第二前驱物引入步骤中的氨水可与该钛单层进行反应，并将该钛单层转变成该层阻障材料601。
145.在一些实施例中，可用等离子体的辅助以使用原子层沉积执行该层阻障材料601的制备。举例来说，等离子体的来源可为氩气、氢气、氧气或其组合。在一些实施例中，举例来说，氧气源可为水、氧气或臭氧。在一些实施例中，共反应物(co-reactants)可引入到该反应腔室中。所述共反应物可选自氢、氢等离子体、氧、空气、水、氨水、肼(hydrazines)、烷基肼(alkylhydrazines)、硼烷(boranes)、硅烷(silanes)、臭氧及其组合。
146.在一些实施例中，该层阻障材料601的制备可使用下列制程状况执行。基底温度可介于大约160℃到大约300℃之间。蒸发气温度(evaporator temperature)可为大约175℃。该反应腔室的压力可大约为5mbar。用于该第一前驱物与该第二前驱物的溶剂可为甲苯(toluene)。
147.请参考图15，可形成一层导电材料603以填满多个第一开孔701。举例来说，该层导电材料603的制作技术可包含化学气相沉积、等离子体加强化学气相沉积、喷溅或类似技术。举例来说，该层导电材料603可为钨、铜、铝或类似物。
148.请参考图16，可执行一平坦化制程，例如化学机械研磨，直到第一介电层501的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第二接触点303、第三接触点305、栅极接触点307以及多个阻障层401。第二接触点303可形成
在第一杂质区107上。第三接触点305可形成在第二杂质区109上。栅极接触点307可形成在栅极下导电层203上。作为一个整体的第二接触点303与阻障层401可具有一第一电阻值。
149.请参考图17，一遮罩层(图未示)可形成在第一介电层501上以界定出第一接触点301的位置与图案。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成一第二开孔703。在一些实施例中，第二开孔703的侧壁可大致呈垂直。形成在第一杂质区107上的辅助层111可借由第二开孔703而暴露。
150.请参考图18，可形成一层导电材料(图未示)以填满第二开孔703。举例来说，该层导电材料的制作技术可包含化学气相沉积、等离子体加强化学气相沉积、喷溅或类似技术。举例来说，该导电材料可为氮化钨、多晶硅、掺杂多晶硅或类似物。可执行一平坦化制程，例如化学机械研磨，直到第一介电层501的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第一接触点301。第一接触点301可具有一宽度w3，其小于第二接触点303的一宽度w4。第一接触点301可形成在第一杂质区107上。第一接触点301可具有一第二电阻值。第一接触点301的第二电阻值可大于第二接触点303、第三接触点305或栅极接触点307的第一电阻值。
151.请参考图18，第一杂质区107、第二杂质区109、栅极结构200、第一接触点301、第二接触点303、第三接触点305以及栅极接触点307一起配置成一反相器。在一些实施例中，基底101、多个轻度掺杂区104以及多个阻障层401亦可视为该反相器的一部分。
152.图19是电路结构图，例示本公开一实施例的半导体元件1a。
153.请参考图19，第一接触点301可电性耦接到一电源供应器vcc。第二接触点303可电性耦接到一信号输出vout。第三接触点305可电性耦接到一接地电位gnd。栅极接触点307可电性耦接到一信号输入vin。栅极结构200可经由栅极接触点307而电性耦接到信号输入vin。第一杂质区107可分别经由第二接触点303与第一接触点301而电性耦接到信号输出vout与电源供应器vcc。第二杂质区109可经由第三接触点305而电性耦接到接地电位gnd。
154.举例来说，当并未提供信号输入vin(vin＝0)时，则电流可从电源供应器vcc经由第一杂质区107与第二接触点303而流到信号输出(vout＝1)。举另一个例子，当提供信号输入vin(vin＝1)时，则电流可从电源供应器vcc经由第一杂质区107、第一杂质区107与第二杂质区109之间的通道区、第二杂质区109、第三接触点305而流到接地电位gnd。因此，信号输出vout可能不存在(vout＝0)。
155.图20到图23是剖视示意图，例示本公开一实施例的各半导体元件1b、1c、1d、1e。
156.请参考图20，半导体元件1b可具有类似于如图18所描述的一结构。在图20中相同或类似于图18的元件已被标示成类似元件编号，并省略其重复地描述。
157.请参考图20，一井层115可设置在基底101的主动区aa中。多个轻度掺杂区105、第一杂质区107、第二杂质区109可设置在井层115中。井层115可掺杂有多个掺杂物，例如磷、砷、锑或硼。井层115的所述掺杂物的浓度可小于多个轻度掺杂区105的所述掺杂物的浓度。井层115可具有一电类型，其不同于第一杂质区107的电类型。
158.请参考图21，半导体元件1c可具有类似于如图18所描述的一结构。在图21中相同或类似于图18的元件已被标示成类似元件编号，并省略其重复地描述。
159.请参考图21，一埋入隔离层117可设置在基底101中。第一杂质区107与第二杂质区109可设置在埋入隔离层117上。在一些实施例中，埋入隔离层117可为一结晶
(crystalline)或非结晶(non-crystalline)介电材料，例如一氧化物及/或一氮化物。在一例子中，举例来说，埋入隔离层117可为一介电氧化物，例如二氧化硅(silicon dioxide)。在另一例子中，举例来说，埋入隔离层117可为一介电氮化物，例如氮化硅或氮化硼。在再另一例子中，埋入隔离层117可为一介电氧化物与一介电氮化物的一堆叠。在一些实施例中，二氧化硅与氮化硅或氮化硼以任何顺序的一堆叠可用于当作埋入隔离层117。埋入隔离层117可具有一厚度，介于10nm到200nm之间，虽然小于或大于前述厚度范围的其他厚度可用于当作埋入隔离层117的厚度。埋入隔离层117可降低第一杂质区107与第二杂质区109之间的漏电流。
160.请参考图22，半导体元件1d可具有类似于如图18所描述的一结构。在图22中相同或类似于图18的元件已被标示成类似元件编号，并省略其重复地描述。第一接触点301、第二接触点303、第三接触点305以及栅极接触点307的各侧壁可呈锥形。
161.请参考图23，半导体元件1e可具有类似于如图22所描述的一结构。在图23中相同或类似于图22的元件已被标示成类似元件编号，并省略其重复地描述。
162.请参考图23，可设置一罩盖层113以覆盖基底101的主动区aa、绝缘层103、多个辅助层111、多个栅极间隙子205以及栅极上导电层207。举例来说，罩盖层113可包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅、其他半导体氧化物、其他半导体氮化物或其组合。第一接触点301、第二接触点303、第三接触点305以及栅极接触点307可沿着罩盖层113设置以分别对应接触多个辅助层111与栅极上导电层207。
163.图24到图28是剖视示意图，例示本公开另一实施例的半导体元件1f的一制备流程。请参考图24，一中间半导体元件可以类似于如图2到图13所描述的一程序所制造。第一介电层501可包括多个杂质原子，例如磷或硼。第一介电层501可具有一厚度t1。
164.请参考图24，一第二介电层503可形成在第一介电层501上。在一些实施例中，第二介电层503可具有一厚度t2，其小于第一介电层501的厚度t1。举例来说，第二介电层503的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第二介电层503可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第二介电层503中，所述杂质原子例如磷或硼。在一些实施例中，第一介电层501与第二介电层503的所述掺杂物源可为相同。因此，第一介电层501与第二介电层503可包含相同杂质原子。在一些实施例中，第二介电层503的所述原子的浓度可大于第一介电层501的所述原子的浓度。
165.请参考图24，一第三介电层505可形成在第二介电层503上。在一些实施例中，第三介电层505可具有一厚度t3，其大于第二介电层503的厚度t2。在一些实施例中，第三介电层505的厚度t3可大于或等于第一介电层501的厚度t1。在一些实施例中，第三介电层505的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第三介电层505可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯
(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第三介电层505中，所述杂质原子例如磷或硼。在一些实施例中，第三介电层505的所述掺杂物源与第二介电层503的所述掺杂物源可为不同。因此，第三介电层505与第二介电层503可包含不同的杂质原子。
166.请参考图24，一第四介电层507可形成在第三介电层505上。在一些实施例中，第四介电层507可具有一厚度t4，其大于或等于第三介电层505的厚度t3。第四介电层507的厚度t4可大于第二介电层503的厚度t2。举例来说，第四介电层507的制作技术可包含化学气相沉积、等离子体加强化学气相沉积。在一些实施例中，第四介电层507可使用一硅酸盐或一硅源、一些掺杂物源以及一臭氧源进行沉积。举例来说，所述掺杂物源可为硼酸三乙酯(triethylborate)、磷酸三乙酯(triethylphosphate)、亚磷酸三乙酯(triethyphosphite)、磷酸三甲酯(trimethylphosphate)或亚磷酸三甲酯(trimethylphosphite)。举例来说，硅酸盐或硅源可为四甲氧基硅烷(tetramethylorthosilicate)。所述掺杂物源可导致多个杂质原子在第四介电层507中，所述杂质原子例如磷或硼。在一些实施例中，第四介电层507的所述掺杂物源与第三介电层505的所述掺杂物源可为相同。因此，第四介电层507与第三介电层505可包含相同的杂质原子。在一些实施例中，第四介电层507的所述原子的浓度可大于第三介电层505的所述原子的浓度。
167.请参考图25，一遮罩层(图未示)可形成在第四介电层507上以界定出第二接触点303、第三接触点305以及栅极接触点307的位置与图案。可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个第一开孔701。
168.由于在蚀刻期间，所述介电层的所述原子的浓度可影响蚀刻行为(etching behavior)，以便确定所述第一开孔701的轮廓。借由使用所述就电层的所述原子的不同浓度以及介电层的不同堆叠架构，可形成所述第一开孔701，而所述第一开孔701在所述介电层之间具有不同侧壁轮廓。一般而言，具有所述原子的低浓度的介电层可导致锥形侧壁轮廓。具有所述原子的高浓度的介电层可导致大致呈垂直的侧壁轮廓。
169.为了简洁、清楚以及便于描述，仅描述一个第一开孔701。第一开孔701可沿着第四介电层507、第三介电层505、第二介电层503以及第一介电层501而形成。由第四介电层507、第三介电层505以及第二介电层503所组成的第一开孔701的侧壁可大致呈垂直。由第一介电层501所组成的第一开孔701的侧壁可呈锥形。
170.请参考图26，该层阻障材料601与该层导电材料603可以类似于如图15所描述的一程序而形成在多个第一开孔701中，且在文中不再重复其描述。
171.请参考图27，可执行一平坦化制程，例如化学机械研磨，直到第四介电层507的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第二接触点303、第三接触点305、栅极接触点307以及多个阻障层401。
172.请参考图28，第一接触点301可以类似于如图17及图18所描述的一程序所形成，且在文中不再重复其描述。第一接触点301可包括一下部301-1以及一上部301-3。上部301-3可沿着第四介电层507、第三介电层505以及第二介电层503设置。上部301-3的侧壁轮廓可大致呈垂直。下部301-1可设置在第一介电层501中。下部301-1的侧壁轮廓可呈锥形。第二
接触点303、第三接触点305以及栅极接触点307可具有类似于第一接触点301的各侧壁轮廓，且在文中不再重复描述。
173.本公开的一实施例提供一种半导体元件，包括一基底；一栅极结构，设置在该基底上；一第一杂质区与一第二杂质区，分别为在该栅极结构的两侧上以及设置在该基底中；一第一接触点，设置在该第一杂质区上并包括一第一电阻值；以及一第二接触点，设置在该第一杂质区上并包括一第二电阻值，该第二电阻值小于该第一接触点的该第一电阻值。该第一接触点经配置以电性耦接到一电源供应器，而该第二接触点经配置以电性耦接到一信号输出。该栅极结构、该第一杂质区、该第二杂质区、该第一接触点以及该第二接触点一起配置成一反相器。
174.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一栅极结构在该基底上；分别形成一第一杂质区以及一第二杂质区在该栅极结构的两侧上以及在该基底中；形成一第一接触点在该第一杂质区上并包括一第一电阻值；以及形成一第二接触点在该第一杂质区上并包括一第二电阻值，该第二电阻值小于该第一接触点的该第一电阻值。该第一接触点经配置以电性耦接到一电源供应器，而该第二接触点经配置以电性耦接到一信号输出。该栅极结构、该第一杂质区、该第二杂质区、该第一接触点以及该第二接触点一起配置成一反相器。
175.由于本公开的该半导体元件的设计，所以可使用具有高电阻值的第一接触点301而简易地实现一反相器。实现该反相器的小型设计可节省半导体元件1a的实际空间。因此，可降低半导体元件1a的制造成本。
176.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
177.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求书内。