三维存储器及其制备方法、存储器系统与流程

1.本技术涉及半导体技术领域，更具体地，涉及一种三维存储器及其制备方法、存储器系统。


背景技术：

2.随着2d nand存储器已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。3d nand存储技术通过垂直地堆叠多层存储单元，打造出在更小的空间内容纳更高存储容量的存储器，进而带来成本节约、能耗降低以及大幅的性能提升等有益效果。


技术实现要素：

3.本技术的实施方式一方面提供了一种三维存储器，该三维存储器包括：衬底；外围电路，设置于衬底的一侧；存储单元阵列，设置于外围电路的远离衬底的一侧；以及公共半导体层，设置于存储单元阵列的远离外围电路的一侧；其中，存储单元阵列与外围电路和公共半导体层电连接。
4.在一些实施方式中，该三维存储器还包括位于外围电路与存储单元阵列之间的多个局部触点，多个局部触点连接存储单元阵列的位线。
5.在一些实施方式中，存储单元阵列包括叠层结构和贯穿叠层结构至各个局部触点的多个沟道结构，每个沟道结构的靠近衬底的表面尺寸小于对应的局部触点的远离衬底的表面尺寸。
6.在一些实施方式中，沟道结构包括由外向内的功能层和沟道层，沟道层与局部触点连接。
7.在一些实施方式中，各个沟道结构的沟道层与公共半导体层接触。
8.在一些实施方式中，三维存储器还包括接触结构，接触结构沿垂直于衬底的方向延伸，其一端连接外围电路，其另一端连接焊盘结构。
9.本技术的实施方式另一方面提供了一种存储器系统，该存储器系统包括至少一个如上文中任意实施方式所描述的三维存储器；以及控制器，与至少一个三维存储器电连接，并被配置为控制至少一个三维存储器。
10.本技术的实施方式另一方面还提供了一种三维存储器的制备方法，该制备方法包括：在衬底的一侧形成外围电路；在外围电路的远离衬底的一侧形成存储单元阵列；在存储单元阵列的远离外围电路的一侧形成公共半导体层，并使得存储单元阵列与外围电路和公共半导体层连接。
11.在一些实施方式中，该制备方法还包括：在外围电路与存储单元阵列之间形成多个局部触点，多个局部触点连接存储单元阵列的位线。
12.在一些实施方式中，形成多个局部触点之后，形成存储单元阵列包括：在多个局部触点远离衬底的一侧形成叠层结构；形成贯穿叠层结构并分别至各个局部触点的多个沟道结构，其中，每个沟道结构的靠近衬底的表面尺寸小于对应的局部触点的远离衬底的表面
的尺寸。
13.在一些实施方式中，形成贯穿叠层结构并分别至各个局部触点的多个沟道结构包括：形成贯穿叠层结构并分别至各个局部触点的多个沟道孔，每个沟道孔的靠近衬底的表面尺寸小于对应的局部触点的远离衬底的表面的尺寸；在沟道孔的内壁形成功能层；去除功能层的一部分，以形成暴露至少部分局部触点的开口；以及在功能层的表面和开口内形成沟道层。
14.在一些实施方式中，形成外围电路包括：在衬底的一侧依次形成多个外围器件和互连层，其中，互连层包括存储单元阵列的位线。
15.在一些实施方式中，形成公共半导体层包括：在叠层结构远离衬底的一侧形成与各个沟道结构的沟道层接触的公共半导体层。在一些实施方式中，所述制备方法还包括：形成沿垂直于衬底的方向延伸的接触结构，并使其一端连接外围电路，另一端连接焊盘结构。
16.根据本技术的至少一个实施方式提供的三维存储器及其制备方法、存储器系统，通过使外围电路、存储单元阵列以及公共半导体层垂直地集成，可使存储单元阵列和外围电路分布在不同平面中，从而减少三维存储器的平面尺寸，与具有较高单位存储密度的存储单元阵列兼容。
附图说明
17.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
18.图1是根据本技术实施方式的三维存储器的结构框图；
19.图2是根据本技术实施方式的三维存储器的剖面结构示意图；
20.图3是根据本技术实施方式的三维存储器的制备方法的流程图；
21.图4a至图4h是根据本技术实施方式的三维存储器的制备方法的工艺剖面示意图；以及
22.图5是根据本技术实施方式的存储器系统的功能框图。
具体实施方式
23.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
24.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一部分也可被称作第二部分，第一沟道结构也可称为第二结构，反之亦然。
25.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
26.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
27.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
28.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
29.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
30.图1是根据本技术实施方式的三维存储器1的结构框图。如图1所示，三维存储器1包括衬底11和依次设置于衬底11的一侧的外围电路12、存储单元阵列13以及公共半导体层14。换言之，沿垂直于衬底11的方向，外围电路12、存储单元阵列13以及公共半导体层14依次堆叠布置。
31.存储单元阵列13可相对于衬底11由多个存储单元以三维阵列形成构成。示例性地，存储单元可为浮置浮栅型存储单元或电荷捕获型存储单元。示例性地，在垂直于衬底11的方向上布置的多个存储单元可串联连接(类似于nand门)，并被称为nand存储串。换言之，nand存储串可相对于衬底11以二维阵列形式布置。示例性地，在平行于衬底11的方向上排列的多个nand存储串可电连接至位线(bl)，在相同垂直位置且位于不同nand存储串的多个存储单元可电连接至同一字线(wl)。
32.外围电路12可与存储单元阵列13电连接。示例性地，外围电路12可用于控制存储单元阵列13执行各种操作。示例性性，外围电路可包括任何合适的数字、模拟和/或数模混合电路。例如，外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、i/o电路、电荷泵、电压源或发生器、电流或电压参考、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
33.公共半导体层14位于存储单元阵列130的远离衬底11的一侧，并与存储单元阵列130电连接。例如，公共半导体层14与多个nand串物理地连接，从而实现二者之间的电连接。示例性地，公共半导体层14可例如作为多个nand存储串的公共源极层。
34.根据本技术实施方式的三维存储器1，通过使外围电路12、存储单元阵列13以及公共半导体层14垂直地集成，可使存储单元阵列13和外围电路12分布在不同平面中，从而减少三维存储器1的平面尺寸，与具有较高单位存储密度的存储单元阵列兼容。
35.图2是根据本技术实施方式的三维存储器10的剖面结构示意图。三维存储器10可
为图1示出的三维存储器1内部结构的一个示例。
36.如图2所示，在一些实施方式中，三维存储器10中的衬底110的材料可包括硅(例如，单晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)、iii-v族化合物半导体以及任何其它适合的材料。
37.外围电路120位于衬底110的一侧。在一些实施方式中，外围电路120包括与衬底110接触的多个外围器件(例如，121)。示例性地，外围器件121可为诸如金属氧化物半导体场效应晶体管(mosfet)、鳍式场效应晶体管(finfet)、双极型晶体管(bjt)、二极管、电阻器、电感器以及电容器等任何适合的半导体器件。若干个外围器件(例如，121)可组成用于实现各种功能的数字、模拟和/或数模混合的电路模块。
38.在一些示例中，如图2所示，外围器件121可为p型mosfet或n型mosfet，并形成在由衬底110的一部分进行掺杂处理后形成的n型掺杂或p型掺杂的阱中。在另一些示例中，外围器件可为p型mosfet或n型mosfet，并直接地形成在衬底110中，从而使得衬底110的一部分转变为外围器件的一部分。p型mosfet或n型mosfet可包括由栅极电介质层和栅极导电层而形成的栅极堆叠体122。栅极电介质层的材料可包括氧化硅、氮化硅、氮氧化硅或者诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁以及氧化镧等具有高电介质常数的电介质材料。栅极导电层的材料可包括诸如钨、钴、镍、铜或铝等金属材料。栅极导电层的材料还可包括多晶半导体材料，诸如多晶硅、多晶锗、多晶锗硅等。示例性地，p型或n型mosfet可为高压mosfet或低压mosfet。
39.在一些示例中，外围器件121(例如，p型mosfet或n型mosfet)还可包括位于栅极堆叠体122的两侧的源极123-1和漏极123-2。源极123-1和漏极123-2可掺入有高浓度掺杂剂。例如，对于n型mosfet，源极123-1和漏极123-2的掺杂剂可包括诸如磷、砷、锑或者其任意组合的n型掺杂剂。对于p型mosfet，源极123-1和漏极123-2的掺杂剂可包括例如硼等p型掺杂剂。外围器件121的源极123-1和漏极123-2可与衬底110的材料相同。可选地，外围器件121的源极123-1和漏极123-2的材料可与衬底110的材料不同，以提高外围器件121的电学性能。
40.在一些示例性中，外围器件121的有源区可被浅沟槽隔离(sti)124围绕，以实现相邻的外围器件(例如，121)之间的电隔离。示例性地，浅沟槽隔离124的材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物(lto)、高温氧化物(hto)或者其任意组合的绝缘材料。
41.在一些实施方式中，如图2所示，第一互连层126位于多个外围器件(例如，121)的远离衬底110的一侧。若干个独立的外围器件(例如，121)通过第一互连层126可组成电路模块。在一些实施方式中，第一互连层126可包括沿与衬底110平行方向横向延伸的多个互连线结构(例如，133-1、133-2)和沿与衬底110的垂直方向延伸的多个接触通孔结构(例如，127-1、127-2、127-3、132)。示例性地，互连线结构(例如，133-1、133-2)和接触通孔结构(例如，127-1、127-2、127-3和132)可沿远离外围器件121的方向交替地设置。一些接触通孔结构(例如，127-1、127-2、127-3)连接于外围器件121(例如，源极123-1、漏极123-2、栅极堆叠体122)与互连线结构之间，一些接触通孔结构(例如，132)连接于沿z方向相邻的互连线结构(例如，133-1)之间。示例性地，互连线结构(例如，133-1、133-2)和接触通孔结构(例如，127-1、127-2、127-3和132)的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料。
42.在一些实施方式中，如图2所示，第一互连层126可进一步地包括分离的多个层间电介质层，多个互连线结构(例如，133-1、133-2)和多个接触通孔结构(例如，127-1、127-2、127-3和132)可位于所述层间电介质层之间。示例性地，层间电介质层的材料可包括氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合的电介质材料。需要说明的是，第一互连层126中层间介质层、互连线结构、接触通孔结构的数量仅为示例性地，本技术的实施方式不限于此。
43.在一些实施方式中，如图2所示，多个局部触点(例如135)位于存储单元阵列130与外围电路120之间。例如，每个局部触点135分别与对应的沟道结构150和第一互连层126连接。示例性地，第一互连层126中与多个局部触点135连接的例如互连线结构133-2可作为存储单元阵列130的位线。换言之，多个沟道结构150通过多个局部触点135与位线实现电连接。
44.在一些实施方式中，如图2所示，局部触点135可例如具有大致为圆台体的外轮廓，并且其远离衬底110的端面可与沟道结构150靠近衬底110的端面相接触。示例性地，局部触点135远离衬底110的端面的尺寸可大于沟道结构150靠近衬底110的端面的尺寸，这样有利于降低形成沟道结构150工艺过程中的工艺窗口，降低制备工艺难度。示例性地，局部触点135的材料包括但不限于钨、钴、铜、铝、硅化物。需要说明的是，局部触点135的外轮廓形状不限于圆台体，还可例如为圆柱体或棱柱体等。
45.在一些实施方式中，如图2所示，存储单元阵列130包括叠层结构140和多个沟道结构(例如，150)。示例性地，叠层结构140可包括交替叠置的多个电介质层141和多个导电层143。可选地，电介质层141的材料可例如为氧化硅，导电层143的材料可例如为钨。电介质层141和导电层143的堆叠层数可为8层、32层、64层、128层等，本技术对此不做具体地限定。电介质层141和导电层143的堆叠层数越多，存储单元的集成度越高，即单位存储密度越高。
46.在一些实施方式中，如图2所示，沟道结构150可例如沿z方向贯穿叠层结构140。示例性地，沟道结构150可具有例如圆柱体、圆台体或者棱柱体等的大致轮廓形状，并且可包括由外向内依次设置的功能层151和沟道层152。可选地，功能层151中的阻挡层、电荷捕获层和隧穿层(未示出)的材料可依次为氧化硅、氮化硅和氧化硅，进而形成具有ono结构。沟道层152的材料可为诸如非晶硅、多晶硅或单晶硅等半导体材料。示例性地，沟道结构150中的沟道层152暴露于沟道结构150靠近衬底110的端面，从而使得沟道层152与局部触点135相接触。换言之，各个沟道结构150中的沟道层152分别与各个局部触点135通过接触而实现电连接。
47.需要说明的是，沟道结构150中的与导电层(例如，143)对应的功能层151和沟道层152以及该导电层的一部分构成存储单元(例如，mc)，多个存储单元(例如，mc)沿着沟道结构150延伸的方向排列以构成nand存储串，并共享沟道层152。示例性地，各个导电层(例如，143)的其余部分可作为不同nand存储串中的多个存储单元的字线(wl)。例如，存储单元(例如，mc)在字线的电压控制下，使沟道层152中的载流子进入功能层151中的电荷捕获层，或者使功能层151的电荷捕获层中的载流子退回沟道层152，从而使存储单元处于编程状态或者擦除状态(未编程状态)。
48.在一些实施方式中，如图2所示，阶梯结构可位于叠层结构140的相对侧或者(大致地)中间(未示出)位置处。示例性地，对于阶梯结构而言，在例如z方向上，远离衬底110的一
对电介质层和导电层部分覆盖相邻且靠近衬底110的一对电介质层和导电层，从而使靠近衬底110的一对电介质层和导电层中的导电层具有暴露于相邻且远离衬底110的一对电介质层和导电层的区域，该区域可例如作为各个导电层(例如，143(即，字线))从例如z方向引出的电连接区域。示例性地，多个字线触点(例如，153)可在例如z方向上分别延伸至各个导电层(例如，143)的电连接区域，从而使得字线触点153的一端与导电层143相接触，以将各个导电层(例如，143)从z方向引出。可选地，字线触点153的材料可包括诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任意组合的导电材料。
49.需要说明的是，不同于通过阶梯结构使各个导电层暴露以将导电层引出，还可通过例如使各个字线触点在例如z方向上穿过叠层结构不同的距离，实现各个字线触点直接与各个导电层电连接。
50.如图2所示，公共半导体层162位于存储单元阵列130的远离衬底110的一侧。例如，公共半导体层162覆盖于多个沟道结构(例如，150)的远离衬底110的端面。示例性地，公共半导体层162与多个沟道结构150中的沟道层152的远离衬底110的端面相接触。例如，公共半导体层162可例如作为多个nand存储串的公共源极层。可选地，公共半导体层162可选用与沟道层152相同的材料，包括但不限于非晶硅、多晶硅或单晶硅等半导体材料。
51.在一些实施方式中，如图2所示，第二互连层170位于公共半导体层162的远离衬底110的一侧。第二互连层170的内部结构与第一互连层126的内部结构相似，并且由于上文中详细地描述了第一互连层126的内部结构，本技术在此对第二互连层170的内部结构不再赘述。示例性地，第二互连层170可包括与公共半导体层162连接的接触通孔结构154，以将多个nand存储串的公共源极层引出。
52.在一些实施方式中，如图2所示，三维存储器10可包括一个或多个接触结构155。示例性地，接触接触155例如沿z方向延伸，并且一端可例如与第一互连结构126中的互连线结构或接触通孔结构连接。可选地，接触结构155的材料包括但不限于钨、钴、铜、铝、硅化物或者其组合。示例性地，焊盘结构163可位于第二互连层170的远离存储阵列结构130的一侧，并且可与接触结构155的另一端连接。焊盘结构163可用于实现三维存储器和外部设备的信号传输。
53.根据本技术实施方式的三维存储器10，通过使外围电路120、存储单元阵列130以及公共半导体层162垂直地集成，可使存储单元阵列130和外围电路120分布在不同平面中，从而减少三维存储器10的平面尺寸，与具有较高单位存储密度的存储单元阵列兼容。
54.图3是根据本技术实施方式的三维存储器的制备方法1000的流程图。如图3所示，三维存储器的制备方法1000包括步骤s110至s130。
55.s110，在衬底的一侧形成外围电路；
56.s120，在外围电路的远离衬底的一侧形成存储单元阵列；
57.s130，在存储单元阵列的远离外围电路的一侧形成公共半导体层，并使得存储单元阵列分别与外围电路和公共半导体层电连接。
58.图4a至图4h是根据本技术实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图3所示的顺序执行的。下面结合图4a至图4h进一步描述上述的步骤s110
至s130。
59.s110，在衬底的一侧形成外围电路。
60.在步骤s110中，如图4a所示，衬底110可包括硅(例如单晶硅、多晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)、玻璃、iii-v族化合物半导体以及任何其它适合的材料。
61.在一些实施方式中，多个外围器件(例如，121)可形成于衬底110一侧，例如与衬底110接触。外围器件121可包括诸如金属氧化物半导体场效应晶体管(mosfet)、鳍式场效应晶体管(finfet)、双极型晶体管(bjt)、二极管、电阻器、电感器以及电容器等任何适合的半导体器件。若干个外围器件(例如，121)可组成用于实现各种功能的数字、模拟和/或数模混合的电路模块。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器等。
62.在一些示例中，如图4a所示，外围器件121可为p型mosfet或n型mosfet，并例如形成在由衬底110的一部分进行掺杂处理后形成的n型掺杂或p型掺杂的阱中。例如，外围器件121可为p型或n型高压mosfet、低压mosfet和/或超低压mosfet。在另一些示例中，外围器件可为p型mosfet或n型mosfet，并直接地形成在衬底110中，从而使得衬底110的一部分转变为外围器件的一部分。p型mosfet或n型mosfet还可包括由栅极电介质层和栅极导电层而形成的栅极堆叠体122。栅极电介质的材料可包括氧化硅、氮化硅、氮氧化硅或者诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁以及氧化镧等高k电介质材料。栅极导电层的材料可包括诸如钨、钴、镍、铜或铝等金属材料。栅极导电层的材料还可包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅以及任何其它适合的导电材料。此外，形成栅极电介质和栅极导电层的工艺方法可包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、溅镀、热氧化/氮化或者其任意组合。
63.在一些示例中，外围器件121(例如，p型mosfet或n型mosfet)还可包括位于栅极堆叠体122的两侧的源极123-1和漏极123-2。源极123-1和漏极123-2掺入有高浓度掺杂剂。例如，对于n型mosfet，源极123-1和漏极123-2的掺杂剂可包括诸如磷、砷、锑或者其任意组合的n型掺杂剂。对于p型mosfet，源极123-1和漏极123-2的掺杂剂可包括例如硼等p型掺杂剂。可选地，可通过离子注入和激活退火等工艺来实现掺杂剂的掺入，或者通过在外围器件121有源区的外延层制备期间通过原位掺杂来实现。外围器件121的源极123-1和漏极123-2可与衬底110的材料相同。可选地，外围器件121的源极123-1和漏极123-2的材料可与衬底110的材料不同，以提高外围器件121的电学性能。
64.在一些示例性中，外围器件121的有源区可被浅沟槽隔离(sti)124围绕，以实现相邻的外围器件(例如，121)之间的电隔离。浅沟槽隔离124可通过光刻和蚀刻工艺对衬底110进行图案化、填充绝缘材料并且抛光绝缘材料来形成。示例性地，用于形成浅沟槽隔离124的绝缘材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物(lto)、高温氧化物(hto)或者其任意组合。示例性地，可采用诸如cvd、pvd、ald、溅镀、热氧化/氮化或者其任意组合的工艺来填充该绝缘材料。可选地，多个外围器件(例如，121)的表面可被绝缘层覆盖，以避免后续工艺对外围器件121的器件性能的影响。
65.需要说明的是，以上仅为mosfet结构的一个示例，mosfet也可具有其他结构。此外，外围器件并不限于mosfet，其它类型的外围器件(例如，finfet、bjt、二极管、电阻器、电感器等)的结构可在制备mosfet的工艺过程中通过不同的掩模设计和布局来同步地形成。
66.在一些实施方式中，在形成多个外围器件(例如，121)之后，如图4b所示，可采用诸如cvd、pvd、ald、热氧化/氮化或者其任意组合的工艺在外围器件(例如，121)的远离衬底110的一侧填充例如氧化硅、氮化硅或者氮氧化硅的绝缘材料131-1。可选地，可采用机械化学抛光(cmp)工艺对绝缘材料131-1的远离衬底110的表面进行平坦化处理。进一步地，可采用光刻和刻蚀工艺(例如，干法刻蚀工艺或者湿法刻蚀工艺)形成贯穿绝缘材料131-1至例如外围器件121的源极123-1、漏极123-2以及栅极堆叠体122的接触通孔(via)。进一步地，可采用诸如cvd、pvd、ald或者其任意组合的工艺在接触通孔内填充导电材料，以形成接触通孔结构127-1、127-2、127-3。可选地，接触通孔内的导电材料可选用例如钨、钴、铜、铝、硅化物或者其任意组合。经上述工艺处理后，多个接触通孔结构(例如，127-1～127-3)可与外围器件121连接。
67.在一些实施方式中，在形成与外围器件121连接的接触通孔结构127-1～127-3之后，相似地，可采用诸如cvd、pvd、ald、热氧化/氮化或者其任意组合的工艺在绝缘材料131-1的远离外围器件121的表面再次填充绝缘材料132-2，以覆盖接触通孔结构127-1～127-3。可选地，可采用cmp工艺对绝缘材料132-2的顶面进行平坦化处理。进一步地，可采用光刻和刻蚀工艺(例如，干法刻蚀工艺或者湿法刻蚀工艺)形成贯穿绝缘材料131-2至接触通孔结构132-1的开口。例如，该开口可在平行于衬底110的平面内延伸，以与另一些接触通孔结构(未示出)连接。进一步地，可采用诸如cvd、pvd、ald或者其任意组合的工艺在该开口内填充导电材料，以形成互连线结构133-1。可选地，形成互连线结构133-1的材料可选用例如钨、钴、铜、铝、硅化物或者其任意组合。
68.在一些实施方式中，可采用如上文所描述的方法，在绝缘材料131-2的远离衬底110的一侧交替地形成位于绝缘材料中并沿(大致地)垂直于衬底110方向延伸的接触通孔结构(例如，132)，以及位于绝缘材料中并在(大致地)平行于衬底110的平面内延伸的互连线结构(例如，133-2)。
69.经上述工艺处理后，多个接触通孔结构(例如，127-1～127-2)和多个互连线结构(例如，133-1、133-2)使得多个外围器件(例如，121)互相连接，以形成例如用于实现不同功能的外围电路。绝缘材料(例如，131-1和131-2)形成分离的多个部分并位于多个接触通孔结构(例如，132、127-1～127-3)和多个互连线结构(例如，133-1、133-2)之间。因此分离的绝缘材料(例如，131-1和131-2)也被称为层间介质层，在本技术中将层间介质层、互连线结构、接触通孔结构可被称为第一互连层126。需要说明的是，第一互连层126中层间介质层、互连线结构、接触通孔结构的数量仅为示例性地，本技术的实施方式不限于此。
70.在一些实施方式中，如图4c所示，在形成第一互连层126之后，与形成接触通孔结构127-1～127-3相似，可采用诸如cvd、pvd、ald、或者其任意组合的工艺在第一互连层126的远离外围器件121表面形成绝缘材料层134。进一步地，在绝缘材料层134中形成与第一互连层126中的例如互连线结构133-2连接的局部触点135。例如，第一互连层126中的互连线结构133-2可为将在下文描述的存储单元阵列130(参考图4f)的位线，从而使得局部触点135连接至存储单元阵列130的位线。可选地，绝缘材料层134的材料包括但不限于氧化硅、氮化硅或者氮氧化硅；局部触点135的材料包括但不限于钨、钴、铜、铝、硅化物。示例性地，局部触点135可例如具有大致为圆台体的外轮廓，并且其远离衬底110的端面可具有预定的尺寸，用于与后续工艺形成的沟道结构150(参考图4e)连接。需要说明的是，局部触点135的
外轮廓形状不限于圆台体，还可例如为圆柱体或棱柱体等。
71.s120，在外围电路的远离衬底的一侧形成存储单元阵列。
72.在步骤s120中，形成与外围电路120电连接的存储单元阵列130(参考图4f)可包括如下步骤。在一些实施方式中，如图4d所示，可在第一互连层126的表面(例如，覆盖于绝缘材料层134和多个局部触点(例如，135))形成叠层结构140。在一些实施方式中，叠层结构140可包括交替叠置的多个电介质层(例如，141)和多个电介质牺牲层(例如，142)。可选地，多个电介质层(例如，141)的材料可例如为氧化硅，多个电介质牺牲层(例如，142)的材料可例如为氮化硅。可选地，多个电介质层(例如，141)和多个电介质牺牲层(例如，142)的形成方法可包括诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺。
73.进一步地，如图4e所示，可例如采用光刻和蚀刻工艺以及薄膜沉积工艺形成多个沟道结构(例如，150)。示例性地，首先可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成贯穿叠层结构140并延伸至局部触点135的沟道孔，从而使得局部触点135暴露出来。进一步地，可采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺，在沟道孔的内壁和局部触点135的表面依次形成包括阻挡层、电荷捕获层以及隧穿层(未示出)的功能层151。进一步地，可采用光刻和刻蚀工艺(例如干法刻蚀工艺或湿法刻蚀工艺)在靠近沟道孔的底部形成穿过功能层151直至暴露局部触点135的开口。换言之，可去除功能层151的位于局部触点135的表面的一部分，以暴露局部触点135。进一步地，可采用薄膜沉积工艺在沟道孔内的功能层151表面以及沟道孔底部暴露局部触点135的开口内(例如，开口内壁上)形成沟道层152，从而使沟道层152与局部触点135相接触而实现电连接。可选地，功能层151中的阻挡层、电荷捕获层和隧穿层的材料可依次为氧化硅、氮化硅和氧化硅，进而形成具有ono结构。沟道层152的材料可为诸如非晶硅、多晶硅或单晶硅等半导体材料。
74.需要说明的是，在形成沟道孔以暴露局部触点135的工艺过程中，通过使具有较小底面的沟道孔与具有较大顶面的局部触点135对准，可增加形成沟道孔的工艺窗口，有利于降低工艺难度。
75.在一些实施方式中，如图4f所示，可在叠层结构140的相对侧或者(大致地)中间位置处形成阶梯结构。例如，可通过对多个电介质层(例如，141)和多个电介质牺牲层(例如，142)执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。对于阶梯结构而言，一对电介质层和电介质牺牲层中暴露的电连接区域，可例如用于将电介质牺牲层(例如，142)，即后续经过“栅极代替”后形成的导电层143从(大致地)垂直于衬底110的方向引出。
76.在一些实施方式中，可经由栅线缝隙(未示出)，采用例如湿法刻蚀工艺将叠层结构140中的多个电介质牺牲层(例如，142(参考图4e))替换为多个导电层(例如，143(参考图4f))，即“栅极代替”工艺。
77.经上述工艺处理后，叠层结构140和多个沟道结构(例如，150)可形成位于外围电路120远离衬底110一侧的存储单元阵列130，可选地，存储单元阵列130例如通过多个局部触点(例如，135)和第一互连层126中的存储单元阵列130的位线(例如，互连线结构133-2)连接。
78.s130，在存储单元阵列的远离外围电路的一侧形成公共半导体层，并使得存储单元阵列分别与外围电路和公共半导体层电连接。
79.在步骤s130中，如图4g所示，例如可采用诸如cvd、pvd、ald或者其任意组合的薄膜
沉积工艺在叠层结构140的远离衬底110的一侧形成覆盖多个沟道结构(例如，150)的绝缘材料层161。可选地，绝缘材料层161的材料包括但不限于氧化硅、氮化硅、氮氧化硅等。进一步地，可采用例如光刻和刻蚀工艺(例如，干法刻蚀工艺或湿法刻蚀工艺)去除绝缘材料层161覆盖多个沟道结构(例如，150)的部分，以使沟道结构150中的沟道层152的端面暴露出来。进一步地，可采用薄膜沉积工艺在去除的绝缘材料层161的空间内形成公共半导体层162，从而使得公共半导体层162与沟道层152的远离衬底110的端面相接触，进而使得公共半导体层162与多个沟道结构(例如，150)中的沟道层(例如，152)实现电连接。可选地，公共半导体层162可选用与沟道层152相同的材料，包括但不限于非晶硅、多晶硅或单晶硅等半导体材料。
80.在一些实施方式中，如图4h所示，多个字线触点(例如，153)可在(大致地)垂直于衬底110的方向上分别延伸至各个导电层(例如，143)的电连接区域，从而使得字线触点153的一端与导电层143相接触。示例性地，字线触点153可通过光刻和蚀刻工艺以及薄膜沉积工艺形成，并且字线触点153的材料可包括诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任意组合的导电材料。可以理解的是，三维存储器10可包括多个字线触点(未示出)，如上文描述的字线触点153相似，每个字线触点在(大致地)垂直于衬底110的方向上延伸至叠层结构140中的每个导电层的电连接区域，以将每个导电层沿字线触点的延伸方向引出。
81.在一些实施方式中，可采用上文中所描述的形成第一互连层126的工艺方法，例如先形成绝缘材料层，然后形成位于绝缘材料层中的接触通孔结构(例如，154)或者互连线结构，以形成位于半导体层162上的第二互连层170。需要说明的是，接触通孔结构154的一端可与公共半导体层162接触。
82.在一些实施方式中，可采用光刻和刻蚀工艺以及薄膜沉积工艺形成一个或多个接触结构155。示例性地，接触接触155例如沿z方向延伸，并且一端可例如与第一互连层126中的互连线结构或接触通孔结构连接。可选地，接触结构155的材料包括但不限于钨、钴、铜、铝、硅化物或者其组合。在一些实施方式中，可采用光刻和刻蚀工艺以及薄膜沉积工艺在例如第二互连层170的远离存储阵列结构130的一侧形成与接触结构155连接的焊盘结构163，焊盘结构163可与接触结构155的未与第一互连层126连接的一端连接，例如作为将导电触点155向外部引出的电连接结构。
83.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
84.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。
85.根据本技术实施方式的三维存储器的制备方法1000，通过使外围电路120、存储单元阵列130以及公共半导体层162垂直地集成，可使存储单元阵列130和外围电路120分布在不同平面中，从而减少三维存储器10的平面尺寸，与具有较高单位存储密度的存储单元阵列兼容。
86.本技术的实施方式还提供了一种存储器系统2000，图5是根据本技术实施方式的存储器系统2000的功能框图，如图5所示，存储器系统2000包括三维存储器100和控制器200。可选地，存储器系统2000可例如为固态硬盘。
87.三维存储器100可与上文中任意实施方式的所描述的采用制备方法1000形成的三维存储器相同，本技术对此不再赘述。
88.控制器200可通过例如通道ch控制三维存储器100，并且三维存储器100可响应于例如来自主机3000的请求基于控制器200的控制而执行操作。三维存储器100可通过通道ch从控制器200接收命令和地址并且访问响应于该地址而从包括多个沟道结构(例如，150，参考图4h)形成的存储单元阵列中选择的区域。换言之，三维存储器100可对由地址选择的区域执行与命令相对应的内部操作。
89.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。