一种半导体器件、终端结构及其制造方法与流程

1.本发明涉及半导体器件技术领域，具体涉及一种半导体器件、终端结构及其制造方法。


背景技术：

2.随着功率器件电压等级的逐渐提高，功率整流器（power rectifier，如igbt器件）已成为现代电力系统中的重要器件，低损耗、高开关速度和高可靠性已成为商业产品和近期研究的关键要求。然而，对于igbt器件的典型的边缘终端技术，如场限制环（flr），高的反向电流和电压应力如反向电流应力（reverse current stress，rcs）将在si-sio2界面附近产生大量碰撞电离的电子-空穴对，这可能导致产生空穴/电子陷阱，进而损坏边缘终端区域。
3.除了界面陷阱随着电应力的持续增加而积累外，电应力期间的产生的高能热载流子（hot carrier）可能会由于能量足够大轰击到si-sio2界面产生大量界面态，这些陷阱和界面态都会导致击穿电压（bv）不同程度的蠕变，严重影响器件的可靠性。


技术实现要素：

4.本发明主要解决的技术问题是现有的边缘终端在界面产生电荷陷阱以及界面态，导致击穿电压蠕变的技术问题。
5.根据第一方面，一种实施例中提供一种半导体器件的终端结构，包括基底、主结和至少一个场限环；基底包括衬底以及漂移区，衬底与漂移区均具有第二导电类型，漂移区用于在终端结构处于正向耐压过程中作为耗尽区；场限环的第一掺杂区形成在漂移区上，第一掺杂区具有第一导电类型；主结形成在漂移区上，主结包括第二掺杂区，第二掺杂区具有第一导电类型，第二掺杂区与漂移区之间形成第一pn结；主结上形成有增强环，主结上的增强环的环宽小于其所在主结的宽度；和/或，场限环上形成有增强环，场限环上的增强环的环宽小于其所在场限环的环宽；增强环包括多晶硅结构以及位于多晶硅结构下方的第三掺杂区；其中，多晶硅结构具有第一导电类型，第三掺杂区具有第一导电类型；第一导电类型和第二导电类型属于不同的半导体导电类型。
6.根据第二方面，一种实施例中提供一种半导体器件，包括第一方面所描述的终端结构以及元胞，终端结构位于元胞外周。
7.根据第三方面，一种实施例中提供一种半导体器件的终端结构的制造方法，包括：提供一基底，基底包括衬底以及位于衬底上方的漂移区；衬底与漂移区均具有第二导电类型，漂移区用于在半导体器件的终端结构处于正向耐压过程中作为耗尽区；在漂移区上形成介质层，对介质层进行窗口化，得到场限环对应的第一窗口以及
主结对应的第二窗口；通过第一窗口进行掺杂，在漂移区上形成至少一个第一掺杂区；通过第二窗口进行掺杂，在漂移区上形成至少一个第二掺杂区；第一掺杂区和第二掺杂区具有第一导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型；在第一掺杂区和/或第二掺杂区上形成对应增强环的第三窗口，通过第三窗口沉积多晶硅并进行原位掺杂，得到多晶硅结构，多晶硅结构具有第一导电类型；对半导体器件的终端结构进行热处理，使多晶硅结构的掺杂元素向第一掺杂区和/或第二掺杂区扩散，从而在第一掺杂区和/或第二掺杂区内形成第三掺杂区，增强环包括第三掺杂区以及位于第三掺杂区上方的多晶硅结构；第三掺杂区具有第一导电类型。
8.依据上述实施例的半导体器件、终端结构及其制造方法，由于增强环的存在，耗尽区缩小，使得界面空穴陷阱分布更集中于主结，增强环表面对界面陷阱电荷的敏感性降低，进而退化应力产生的热载流子对于表面电场的影响得以降低，退化效应得到缓解，同时由于主结内的电荷聚集效应更明显，产生的界面空穴电荷会产生与热载流子注入方向相反的电场，抑制新的界面空穴电荷产生，加速器件在反向电流应力下达到击穿电压的平衡态，提高了抑制击穿电压退化的能力，提高器件可靠性。
附图说明
9.图1为一种实施例提出的一种终端结构的结构示意图；图2为一种实施例的提出的一种半导体器件的终端结构的制造方法的流程图；图3至图10为一种实施例的提出的一种半导体器件的终端结构的制造方法的过程示意图；图11为现有的终端结构的结构示意图；图12为本发明提供的终端结构与现有的终端结构在rsc应力仿真下的击穿电压以及结温变化图。
10.附图标记：1-基底；10-衬底；11-漂移区；2-第一掺杂区；3-第二掺杂区；4-增强环；40-第三掺杂区；41-多晶硅结构；5-介质层；51-第一窗口；52-第二窗口；53-第三窗口；6-第一电极；7-第二电极。
具体实施方式
11.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
12.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一
个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
13.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
14.在本技术中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为n型或p型，第二导电类型为p型或n型；当第一导电类型为n型时，第二导电类型则为p型，反之亦然。
15.如图11所示，现有的终端结构，通过优化元胞区边界球面结的耗尽区，使耗尽区充分延展，优化表面电场，防止器件提前击穿，在反向大电压大电流应力下，对于终端结构，在较高的横向电场的作用下，电子和空穴被加速并且获得能量，高能的载流子会越过si-sio2界面势垒进入到表面（指漂移区11的顶面），在氧化层陷阱电荷和界面态的双重作用下，影响半导体侧的电势以及电场分布，在长时间退化应力的作用下，终端结构耐压能力由于表面电荷的积累逐渐下降，击穿电压发生退化。
16.在本发明实施例中，通过在主结和/或场限环中设置增强环，缩小耗尽区，使得界面空穴缺陷分布集中于主结，缓解击穿电压的退化现象。
17.实施例一：请参考图1，本实施例提供一种半导体器件以及终端结构，终端结构位于半导体器件的边缘区域，半导体器件可以是igbt器件、vmosfet器件或umosfet器件等功率器件。例如，在本发明实施例中，半导体器件为igbt器件，包括igbt元胞以及终端结构。
18.如图1所示，终端结构包括基底1、主结和至少一个场限环。
19.基底1包括衬底10以及漂移区11，衬底10与漂移区11均具有第二导电类型，漂移区11用于在终端结构处于正向耐压过程中作为耗尽区，衬底10与第二电极7电连接，第二电极7一般作为阴极。或者在一些实际应用中，基底1可以只包括有漂移区11，此时，漂移区11与第二电极7电连接。
20.场限环的第一掺杂区2形成在漂移区11上，第一掺杂区2具有第一导电类型；第一掺杂区2与漂移区11之间形成第二pn结。
21.主结形成在漂移区11上，主结包括第二掺杂区3，第二掺杂区3具有第一导电类型，第二掺杂区3与漂移区11之间形成第一pn结。
22.主结上形成有增强环4，主结上的增强环4的环宽小于其所在主结的宽度（当主结为环状是对应小于主结的环宽）；和/或，场限环上形成有增强环4，场限环上的增强环4的环宽小于其所在场限环的环宽。增强环4的环宽根据所在的主结或场限环的宽度进行调整。增强环4不同的环宽可以实现不同的抑制效果。
23.增强环4可以包括多晶硅结构41以及位于多晶硅结构41下方的第三掺杂区40；其中，多晶硅结构41具有第一导电类型，第三掺杂区40具有第一导电类型；第一导电类型和第二导电类型属于不同的半导体导电类型。或者，在一些应用中，增强环4可以只包括第三掺杂区40。
24.在一种实际应用中，主结以及每个场限环上均设有增强环4，且第三掺杂区40的掺杂浓度大于第一掺杂区2以及第二掺杂区3的掺杂浓度。
25.例如，第三掺杂区40的掺杂浓度可以为第一掺杂区2的掺杂浓度的5倍至100倍，
和/或，为第二掺杂区3的掺杂浓度的5倍至100倍。又例如，第三掺杂区40的掺杂浓度可以为5e16cm-3-1e19cm-3
，第一掺杂区2以及第二掺杂区3的掺杂浓度对应可以为1e16cm-3-1e17cm-3
。
26.在一种实际应用中，终端结构可以包括多个场限环，主结和每一个场限环上均形成有一个增强环4；其中，靠近主结的场限环的环宽大于或等于远离主结的场限环的环宽。例如，如图1所示，终端结构可以包括三个场限环，最右侧的场限环的环宽最小，该场限环能够稳定终端结构最外侧电场分布的效果。合理的环宽以及间距，有利于确保场限环发挥作用，提高击穿电压，同时控制场限环占据的面积。
27.例如，主结与左侧第一个场限环的间距为2.0μm，第一个场限环和第二个场限环间距为2.0μm，第二个场限环和第三个场限环间距为2.0μm，主结的宽度为5.0μm，第一个场限环的环宽为4.0μm，第二个场限环的环宽为3.0μm，第三个场限环的环宽为3.0μm。
28.在一种实际应用中，第三掺杂区40的掺杂元素来源于多晶硅结构41中的掺杂元素，第三掺杂区40通过多晶硅结构41进行热扩散形成。当增强环4只具有第三掺杂区40时，第三掺杂区40采用热扩散的方式完成掺杂，并不是采用离子注入的方式。
29.具体地，采用离子注入形成的掺杂区，掺杂区浓度峰值会偏向体内、远离表面。而本实施例中，第三掺杂区40的高浓度掺杂来源于高浓度的多晶硅结构41的热扩散，或者，当设置第三掺杂区40时，采用掺杂源热扩散形成。因此，第三掺杂区40的表面掺杂浓度高，能够更好抑制击穿电压的退化。
30.更进一步地，第三掺杂区40通过多晶硅结构41淀积后快速退火形成，横阔宽度窄，保证第三掺杂区40形成在对应的第一掺杂区2、第二掺杂区3内部。
31.在一种实际应用中，衬底10可以为n型衬底10，漂移区11对应为n型漂移区11，场限环对应为p型场限环，漂移区11以及衬底10的材料可以为单晶硅、氮化镓或碳化硅。在本发明实施例中，衬底10为单晶硅，漂移区11为采用外延沉积在衬底10上的单晶硅。本实施例以n型衬底10的终端结构进行说明，第一导电类型为p型，第二导电类型为n型。
32.在一种实际应用中，终端结构还可以包括介质层5、第一电极6以及第二电极7，介质层5覆盖在主结、场限环、增强环4以及漂移区11上；主结上设有增强环4，第一电极6穿过介质层5与主结上的多晶硅结构41电连接，第二电极7与衬底10电连接。其中，介质层5可以为二氧化硅层。
33.本实施例提供的终端结构，通过在主结和/或场限环上设置增强环4，由于增强环4的存在，具体为第三掺杂区40的掺杂浓度大于第一掺杂区2和/或第二掺杂区3的掺杂浓度，使得耗尽区缩小，从而使得界面空穴陷阱分布更集中于主结，增强环4表面对界面陷阱电荷的敏感性降低，进而退化应力产生的热载流子对于表面电场的影响得以降低，退化效应得到缓解，同时由于主结内的电荷聚集效应更明显，产生的界面空穴电荷会产生与热载流子注入方向相反的电场，抑制新的界面空穴电荷产生，加速器件在反向电流应力下达到击穿电压的平衡态，提高了抑制击穿电压退化的能力，提高器件可靠性。
34.进一步地，第三掺杂区40上方还设有多晶硅结构41，多晶硅结构41将第三掺杂区40与上方介质层5隔离，其中介质层5一般为二氧化硅，因此，对应位置的硅-二氧化硅界面的表面空穴电荷并不会积累在增强环4上方（即多晶硅结构41与介质层5的界面）。由于多晶硅-二氧化硅表面远离耗尽区，高掺杂多晶硅还可以抑制电场耗尽区边界的变化。
35.本发明在针对抑制击穿电压退化改进中，通过只设置第三掺杂区40，不设置多晶硅结构41的前提下，也能实现部分抑制效果，但是由于没有多晶硅结构41，第三掺杂区40直接与介质层5接触，硅-二氧化硅界面依旧紧邻耗尽区，还是存在应力，导致表面电荷依旧累计在这个表面。因此，通过多晶硅结构41将多晶硅-二氧化硅界面远离表面，削弱界面电荷对电场的影响。
36.本实施例通过在原有工艺兼容的基础上，引入p型多晶硅的增强环4，通过p型多晶硅内的杂质扩散形成体内的增强环4，抑制了反向电流应力条件下，界面电荷的产生对于击穿电压的影响，有效提升器件整体的可靠性。
37.实施例二：如图2所示，本实施例提供一种半导体器件的终端结构的制造方法，包括：步骤1：如图3所示，提供一基底1，基底1可以包括衬底10以及位于衬底10上方的漂移区11；衬底10与漂移区11均具有第二导电类型，漂移区11用于在半导体器件的终端结构处于正向耐压过程中作为耗尽区。
38.在实际应用中，衬底10为n型衬底10，具体为单晶硅片，漂移区11为通过外延形成在衬底10上的n型单晶硅。
39.步骤2：如图4以及图5所示，在漂移区11上形成介质层5，对介质层5进行窗口化，得到场限环对应的第一窗口51以及主结对应的第二窗口52。场限环一般都是与主结同步形成，可以节省昂贵的工艺步骤，减少光刻版的投入。因此，场限环与主结的掺杂类型与浓度一般是相同。当然也可以是分步形成，采用两个光刻版，以实现主结与场限环的掺杂浓度差异化。
40.步骤3：如图6所示，通过第一窗口51进行掺杂，在漂移区11上形成至少一个第一掺杂区2；通过第二窗口52进行掺杂，在漂移区11上形成至少一个第二掺杂区3；第一掺杂区2和第二掺杂区3具有第一导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型。
41.在实际应用中，采用离子注入的方式，同时通过第一窗口51以及第二窗口52进行掺杂，形成p型的第一掺杂区2以及p型的第二掺杂区3。
42.步骤4：如图7所示，在第一掺杂区2和/或第二掺杂区3上形成对应增强环4的第三窗口53，如图8所示，通过第三窗口53沉积多晶硅并进行原位掺杂，得到多晶硅结构41，多晶硅结构41具有第一导电类型。
43.根据不同的刻蚀方式，步骤4实现的具体方式可以不同，例如，当采用干法刻蚀时，上述步骤4可以包括：在第一窗口51和/或第二窗口52上填充介质层5，对应第一窗口51和/或第二窗口52的位置，对介质层5进行窗口化，通过光刻以及干法刻蚀，在第一掺杂区2和/或第二掺杂区3上形成对应增强环4的第三窗口53，第三窗口53的宽度大于第一窗口51和/或第二窗口52的宽度。采用干法刻蚀，需要对应的第三窗口53形状的光刻版进行光刻，需要增加额外的工艺成本。
44.又例如，当采用湿法刻蚀时，上述步骤4可以包括：通过各向同性刻蚀（湿法刻蚀）扩宽第一窗口51和/或第二窗口52，得到对应增强环4的第三窗口53。此时，只需要在主结以及场限环掺杂完成后，在原有的窗口上进行湿法
刻蚀，即可以扩大第一窗口51以及第二窗口52，形成第三窗口53，通过控制湿法刻蚀的时间可以控制第三窗口53的宽度。可见，采用湿法刻蚀可以不用增加光刻版，极大程度节约了成本。
45.步骤5：如图9所示，对半导体器件的终端结构进行热处理，使多晶硅结构41的掺杂元素向第一掺杂区2和/或第二掺杂区3扩散，从而在第一掺杂区2和/或第二掺杂区3内形成第三掺杂区40，增强环4包括第三掺杂区40以及位于第三掺杂区40上方的多晶硅结构41；第三掺杂区40具有第一导电类型。
46.具体地，形成多晶硅结构41的方式为通过第一窗口51以及第二窗口52进行扩宽后直接淀积多晶硅回填，随后进行原位p型掺杂，并去除多余的p型多晶硅后，通过热处理进行杂质扩散，形成第三掺杂区40，最终形成增强环4。形成增强环4的过程中可以不需要增加额外的光刻步骤、介质层5重新覆盖以及窗口化等处理，减少工艺成本，提高功率器件的设计效率。
47.步骤6：如图10所示，对第三窗口53进行介质层5填充，依次形成第一电极6以及第二电极7。本步骤可以参照现有的技术，在此不展开描述。
48.通过本实施例提供的制造方法，可以制造如实施例一所描述的终端结构，具有实施例一中终端结构描述的技术效果。同时，增强环4的形成步骤中，采用湿法刻蚀扩宽原有的窗口，形成第三窗口53，极大地降低的光刻等额外工艺的投入，节约了成本。再者，通过湿法刻蚀形成第三窗口53，通过控制湿法刻蚀的时候可以控制第三窗口53的宽度，最终控制增强环4的环宽，以实现不同程度的击穿电压的退化抑制效果。
49.实施例三：通过对如图11所示的现有的终端结构以及如图10所示的本发明实施例提供的终端结构，在rcs应力条件下施加2000s的应力进行仿真对比，传统的终端结构仿真的主要参数为：主结掺杂1e16-1e17cm-3
，主结与左侧第一个场限环的间距为2.0μm，第一个场限环和第二个场限环间距为2.0μm，第二个场限环和第三个场限环间距为2.0μm，主结的宽度为5.0μm，第一个场限环的环宽为4.0μm，第二个场限环的环宽为3.0μm，第三个场限环的环宽为3.0μm。本实施例提供的终端结构仅在传统的终端结构的基础上添加了增强环4注入，其中p型增强环4的掺杂范围是5e16-1e19cm-3
，同时在第二个场限环右侧又增加第三个场限环及增强注入环，其中第三个场限环环宽为3.0μm，掺杂为1e16-1e17cm-3
。
50.如图12所示，仿真结构的击穿电压稳定性的实际效果，两个增强flrs结构采用了不同的增强环4注入窗口（对应曲线1与2），两者区别在于增强环4的环宽不同。对于不同的结构，提出的结构在结温为380k附近显示出一些较高击穿电压。对于电压下降幅度，本技术提供的终端结构的最小值可限制在3.4v。与传统的终端结构（对应曲线3）结构相比（下降幅度为5.9v），增强环4结构有效降低了击穿电压下降的幅度，抑制击穿电压退化效果提高了42.4%。
51.同时，增加增强环4的终端结构的结温并不会发生变化，并不会影响器件的工作温度。
52.可见，通过在现有的终端结构的基础上，通过增加p型多晶硅形成的增强环4，形成新的终端结构，降低由于陷阱效应引起的击穿电压退化的问题，有效提高器件的可靠性。
53.综上所述，本发明提供的终端结构、半导体器件，在反向电流应力（rcs）条件下实
现了良好的静态电参数和优异的击穿电压稳定性；所提出的终端结构在多个场限环环间距之间表现出更好的电场、电势分布。由于表面电场和电势由增强环4和附加环（对应图11最右侧场限环）调制，击穿电压读数在不同热阻的各环境温度下均显示较少的退化现象；同时在相同工艺难度的情况下，界面电荷引起的击穿电压下降的影响可降低40%以上，且不增加额外的光刻成本。
54.以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。