半导体结构及其制备方法、三维存储器、存储系统与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的三维存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
4.随着3d nand层数的增加，制备3d nand的工艺难度越来越高，如何简化3d nand的工艺流程及降低制备成本是目前需要解决的问题。


技术实现要素：

5.本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，以简化sct架构的三维存储器的工艺流程，降低制备成本。
6.为达到上述目的，本公开的实施例采用如下技术方案：
7.一方面，提供一种半导体结构的制备方法。所述半导体结构包括：形成初始堆叠结构及贯穿所述初始堆叠结构的沟道结构；所述初始堆叠结构包括第一绝缘层和牺牲层；所述初始堆叠结构具有存储区和字线连接区，所述牺牲层从所述存储区延伸至所述字线连接区；所述沟道结构位于所述存储区。形成覆盖所述初始堆叠结构的第二绝缘层。形成第一接触孔；所述第一接触孔贯穿所述第二绝缘层，且暴露所述沟道结构的端部，所述第一接触孔位于所述存储区。所述第二接触孔由所述第二绝缘层，贯穿至位于目标牺牲层上方且与所述目标牺牲层相邻的第一绝缘层，且所述第二接触孔位于所述字线连接区。形成覆盖所述第二接触孔的侧壁的第三绝缘层。在所述第一接触孔内形成接触塞，且在所述第二接触孔内形成导电结构；所述导电结构与所述目标牺牲层接触。将所述牺牲层替换成栅线层。
8.本公开的上述实施例提供的半导体结构的制备方法，接触塞和导电结构的在同一工序中形成。在这种情况下，至少可以减少一次在初始堆叠结构上侧沉积绝缘材料的工艺，减少一次在初始堆叠结构上侧沉积导电材料的工艺，以及，减少一次在初始堆叠结构上侧进行平坦化的工艺，从而简化工艺流程，降低制备成本。
9.其中，减少一次在初始堆叠结构上侧沉积绝缘材料的工艺，还可以使得初始堆叠结构上的第二绝缘层的厚度减小，有利于降低后续刻蚀第二绝缘层形成第一接触孔的工艺难度，便于增大第一接触孔尺寸，也即增大接触塞的尺寸，降低接触塞与沟道结构对位的难度，增加接触塞与沟道结构电连接的稳定性。
10.此外，减少一次在初始堆叠结构上侧沉积导电材料的工艺，还可以降低制备过程中用于承载初始堆叠结构的衬底上的负荷，降低衬底弯曲变形的风险，增加半导体结构的结构稳定性。
11.在一些实施例中，所述在所述第一接触孔内形成接触塞，且在所述第二接触孔内形成导电结构，包括：形成导电薄膜；所述导电薄膜填充所述第一接触孔，且至少覆盖所述第二接触孔的侧壁及底壁。去除所述导电薄膜中位于所述第二绝缘层远离所述初始堆叠结构的一侧的部分。
12.在一些实施例中，在所述形成导电薄膜和，所述去除所述导电薄膜中位于所述第二绝缘层远离所述初始堆叠结构的一侧的部分之间，还包括：沉积介质材料，所述介质材料填充所述第二接触孔。去除覆盖在除所述第二接触孔以外的区域上的介质材料。
13.在一些实施例中，所述形成导电薄膜，包括：形成接触层；所述接触层至少覆盖所述第一接触孔和所述第二接触孔的侧壁和底壁。形成导电层；所述导电层填充所述第一接触孔。
14.在一些实施例中，所述形成覆盖所述第二接触孔的侧壁的第三绝缘层包括：形成绝缘薄膜；所述绝缘薄膜覆盖所述第一接触孔的侧壁和底壁，以及覆盖所述第二接触孔的侧壁和底壁。去除所述绝缘薄膜覆盖所述第一接触孔的底壁及所述第二接触孔的底壁的部分，并去除位于所述第二接触孔的第一绝缘层，以暴露所述目标牺牲层的表面；保留在所述第二接触孔的侧壁上的绝缘薄膜作为第三绝缘层。
15.在一些实施例中，在所述形成覆盖所述第二接触孔的侧壁的第三绝缘层和，所述在所述第一接触孔内形成接触塞，且在所述第二接触孔内形成导电结构之间，所述制备方法还包括：经由所述第二接触孔刻蚀目标牺牲层，使得所述目标牺牲层靠近所述第二接触孔的侧面，相对于所述第一绝缘层靠近所述第二接触孔的侧面内缩，形成凹陷。在所述第二接触孔内形成导电结构的过程中，所述导电结构还填充所述凹陷。
16.在一些实施例中，所述形成第一接触孔，包括：形成覆盖所述第二绝缘层的第一硬掩膜层。在所述第一硬掩膜层远离所述初始堆叠结构的一侧形成第一光阻图案。基于所述第一光阻图案，刻蚀所述第一硬掩膜层，形成第一开口；所述沟道结构靠近所述第二绝缘层的端部，在所述第一硬掩膜层的正投影，与所述第一开口至少部分重叠。基于所述第一硬掩膜层，刻蚀所述第二绝缘层，形成第一接触孔。去除所述第一光阻图案及所述第一硬掩膜层。
17.在一些实施例中，所述形成第二接触孔，包括：形成覆盖所述第二绝缘层的第二硬掩膜层。在所述第二硬掩膜层远离所述初始堆叠结构的一侧形成第二光阻图案。基于所述第二光阻图案，刻蚀所述第二硬掩膜层，形成第二开口；所述初始堆叠结构的一个牺牲层对应一个所述第二开口。基于所述第二硬掩膜层，刻蚀所述第二绝缘层及所述初始堆叠结构，形成第二接触孔。去除所述第二光阻图案及所述第二硬掩膜层。
18.在一些实施例中，所述形成初始堆叠结构及贯穿所述初始堆叠结构的沟道结构，包括：形成第一子堆叠结构；所述第一子堆叠结构包括第一绝缘层和牺牲层。形成贯穿所述第一子堆叠结构的第一子沟道结构。在所述第一子堆叠结构上形成第二子堆叠结构；所述第二子堆叠结构包括第一绝缘层和牺牲层。形成贯穿所述第二子堆叠结构的第二子沟道结构；所述第二子沟道结构与所述第一子沟道结构电连接。
19.在一些实施例中，在所述形成贯穿所述第二子堆叠结构的第二子沟道结构之后，所述形成初始堆叠结构及贯穿所述初始堆叠结构的沟道结构，还包括：在所述第二子初始堆叠结构远离所述第一子初始堆叠结构的一侧形成第三子堆叠结构；所述第三子堆叠结构
包括第四绝缘层、选择栅线层和保护层，所述选择栅线层位于所述第四绝缘层远离所述第二子初始堆叠结构的一侧，所述保护层位于所述选择栅线层远离所述第四绝缘层的一侧。形成贯穿所述第三子堆叠结构的第三子沟道结构；所述第三子沟道结构与所述第二子沟道结构电连接。
20.在一些实施例中，所述第三子堆叠结构还包括第五绝缘层。所述在所述第二子初始堆叠结构远离所述第一子初始堆叠结构的一侧形成第三子堆叠结构，包括：形成第四绝缘层；所述第四绝缘层覆盖所述存储区和所述字线连接区。形成选择栅线层；所述选择栅线层覆盖所述第四绝缘层位于所述存储区的部分，且暴露所述第四绝缘层位于所述字线连接区的部分。形成保护层；所述保护层覆盖所述选择栅线层。形成第五绝缘层；所述第五绝缘层覆盖所述第四绝缘层位于所述字线连接区的部分。
21.在一些实施例中，所述将所述牺牲层替换成栅线层包括：形成贯穿所述初始堆叠结构的栅线缝隙。经由所述栅线缝隙，将所述牺牲层替换成栅线层。
22.在一些实施例中，所述将所述牺牲层替换成栅线层包括：形成贯穿所述初始堆叠结构的栅线缝隙。经由所述栅线缝隙，将所述牺牲层位于所述存储区的部分，替换成栅线层。经由所述栅线缝隙，将所述目标牺牲层位于所述存储区和所述导电结构之间的部分，替换成栅线层。
23.另一方面，提供一种半导体结构。所述半导体结构包括堆叠结构、沟道结构、第二绝缘层、第三绝缘层、接触塞和导电结构。所述堆叠结构包括第一绝缘层和栅线层，所述堆叠结构具有存储区和字线连接区，所述栅线层从所述存储区延伸至所述字线连接区。所述沟道结构贯穿所述堆叠结构，且位于所述存储区。所述第二绝缘层设置于所述堆叠结构上。所述接触塞贯穿所述第二绝缘层；所述沟道结构与所述接触塞电连接。所述导电结构由所述第二绝缘层贯穿至所述堆叠结构中的目标栅线层，所述导电结构位于所述字线连接区，且与所述目标栅线层电连接。所述第三绝缘层设置于所述堆叠结构位于所述目标栅线层和所述第二绝缘层之间的部分，与所述导电结构之间。
24.在一些实施例中，每个目标栅线层位于，与所述目标栅线层电连接的导电结构靠近所述存储区的一侧。所述堆叠结构还包括保留牺牲层，每个保留牺牲层与一个目标栅线层同层设置，且所述保留牺牲层位于，同层设置的目标栅线层电连接的导电结构远离所述存储区的一侧。
25.在一些实施例中，所述接触塞远离所述堆叠结构的端部，与所述导电结构远离所述目标栅线层的端部平齐。
26.在一些实施例中，所述导电结构包括导电层，所述导电层位于所述第三绝缘层远离所述堆叠结构的一侧，且所述导电层与所述目标栅线层接触。
27.在一些实施例中，所述导电层围设形成容纳腔，所述导电结构还包括填充层，所述填充层设置于所述容纳腔内。
28.在一些实施例中，所述接触塞的材料与所述导电层的材料相同。
29.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。
30.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
31.又一方面，提供一种电子设备，其特征在于，包括如上所述的存储系统。
32.可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
33.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
34.图1为根据一些实施例的三维存储器的剖视图；
35.图2为根据一些实施例的三维存储器中一个存储单元串的剖面图；
36.图3为图2中存储单元串的等效电路图；
37.图4～图15为根据一些实施例的半导体结构的制备方法的流程图；
38.图16～图30为根据一些实施例的半导体结构的制备方法的制备步骤图；
39.图31为根据一些实施例的半导体结构的俯视图；
40.图32为根据一些实施例的存储系统的框图；
41.图33为根据另一些实施例的存储系统的框图。
具体实施方式
42.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
43.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
44.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
45.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
46.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一
些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0047]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0048]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0049]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0050]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0051]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0052]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0053]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0054]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0055]
如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0056]
图1为本公开一些实施例提供的三维存储器的剖视图，图2为图1中三维存储器的一个存储单元串的截面图，图3为图2中存储单元串的等效电路图。
[0057]
参见图1，本公开的一些实施例提供了一种三维存储器10。三维存储器10可以包括半导体结构200。三维存储器10还可以包括与半导体结构200耦接的源极层sl，以及与半导体结构200耦接的外围器件100。外围器件100可以设置在半导体结构200的远离源极层sl的一侧。
[0058]
源极层sl的材料可以包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。源极层sl可以部分或全部被掺杂。示例性地，源极层sl可以包括掺杂区，掺杂区由p型掺杂剂
掺杂。源极层sl还可以包括非掺杂区。
[0059]
参见图1和图2，半导体结构200可以包括阵列设置的存储单元晶体管串400(在本文中被称为“存储单元串”，例如nand存储单元串)。源极层sl可以与多个存储单元串400的源端耦接。
[0060]
具体地，参见图2和图3，存储单元串400可以包括多个晶体管t，一个晶体管t(例如图3中的t1～t6)可以被设置为一个存储单元，这些晶体管t连接在一起，形成了存储单元串400。一个晶体管t(例如每个晶体管t)可以由半导体沟道241和围绕该半导体沟道241的一条栅线g形成。其中，该栅线g被配置为控制该晶体管t的导通状态。
[0061]
需要说明的是，图1～图3中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串还可以包括其他数量的晶体管，例如4、16、32、64。
[0062]
进一步地，沿第三方向z，多条栅线g中位于最下方的栅线(例如多个栅线g中最靠近源极层sl的栅线)被构造为源端选择栅sgs，源端选择栅sgs被配置为控制晶体管t6的导通状态，进而控制存储单元串400中一个源端通道的导通状态。多个栅线g中位于最上方的栅线(例如多个栅线g中最远离源极层sl的栅线)被构造为漏端选择栅sgd，漏端选择栅sgd被配置为控制晶体管t1的导通状态，进而控制存储单元串400中一个漏端通道的导通状态。多个栅线g中位于中间的栅线可以被构造为多条字线wl，例如包括字线wl0、字线wl1、字线wl2、字线wl3。通过在字线wl上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管t)的数据写入、读取和擦除。
[0063]
需要说明的是，上述三维存储器10在x-y平面中延伸，第一方向x和第二方向y例如是半导体结构200所在平面(例如源极层sl所在平面)中的两个正交方向：第一方向x例如为字线wl的延伸方向，第二方向y例如为位线的延伸方向。第三方向z垂直于半导体结构200所在平面，即垂直于x-y平面。
[0064]
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向z上位于半导体器件的最低平面中时，在第三方向z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0065]
继续参见图1，在一些实施例中，半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线)，漏端可以与至少一个存储单元串400中各个晶体管t的半导体沟道耦接。
[0066]
阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个接触塞232，接触塞232例如包括与位线耦接的位线接触塞；与漏端选择栅sgd耦接的漏端选择栅接触塞。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线，以及与字线wl耦接的字线连接线。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0067]
外围器件100可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电
路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(programmable logic device，简称pld)或存储电路(例如静态随机存取三维存储器(static random-access memory，简称sram))。
[0068]
具体地，在一些实施例中，外围器件100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。
[0069]
其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0070]
外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0071]
外围互联层130可以与阵列互联层290耦接，使得半导体结构200和外围器件100可以耦接。具体地，由于外围互联层130与阵列互联层290耦接，因此，外围器件100中的外围电路可以与半导体结构100中的存储单元串耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，外围互联层130和阵列互联层290可以相互粘接且耦接。
[0072]
随着3d nand层数的增加，蚀刻用于引出栅线层的接触孔的工艺难度越来越高。为了降低工艺难度，相关技术中提出了sct架构的3d nand。其中，如何简化sct架构的3d nand的工艺流程及降低制备成本是目前需要解决的问题。
[0073]
本公开的实施例提供了一种半导体结构200的制备方法，如图4所示，该制备方法包括步骤s100～s700。
[0074]
s100：参阅图16，形成初始堆叠结构210＇及贯穿初始堆叠结构210＇的沟道结构220。
[0075]
上述步骤中，初始堆叠结构210＇可以包括多个第一绝缘层211和多个牺牲层212＇，示例性地，多个第一绝缘层211和多个牺牲层212＇交替叠置。当然，初始堆叠结构210＇还可以包括其他膜层。例如，初始堆叠结构210＇还包括第四绝缘层270、第五绝缘层275、选择栅线层271和保护层272。其中，初始堆叠结构210＇具有存储区c和字线连接区s，牺牲层212＇及第一绝缘层211均从存储区c延伸至字线连接区s。上述沟道结构220位于存储区c。
[0076]
需要说明的是，字线连接区s可以位于相邻的存储区c之间，也可以位于存储区c的外周，本公开实施例在此不做限定。
[0077]
此处，形成初始堆叠结构210＇和沟道结构220具体工艺过程，可以参考s110～s160，本公开在此不做赘述。
[0078]
s200：参阅图17，形成覆盖初始堆叠结构210＇及沟道结构220的第二绝缘层230。
[0079]
上述步骤中，可采用化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)中的任一种薄膜沉积工艺在初始堆叠结构210＇上形成第二绝缘层230。其中，第二绝缘层230为上述第一层间绝缘层292(参见图1)靠近初始堆叠结构210＇的部分。
[0080]
需要说明的是，第二绝缘层230的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0081]
s300：参阅图19，形成第一接触孔231。
[0082]
上述步骤中，第一接触孔231贯穿第二绝缘层230，且暴露沟道结构220的端部。其中，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘层230，形成贯穿第二绝缘层230的第一接触孔231。示例性地，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成第一接触孔231。
[0083]
需要说明的是，形成第一接触孔231的具体工艺过程，可以参考s310～s350，本公开在此不做赘述。
[0084]
s400：参阅图20和图21，形成第二接触孔241。
[0085]
在一些实施例中，如图21所示，上述步骤中的第二接触孔241由第二绝缘层230，贯穿至位于目标牺牲层2121＇的上方且与目标牺牲层2121＇相邻的第一绝缘层211，且第二接触孔241位于字线连接区s。在后续工艺中可以通过第二接触孔241将该第一绝缘层211刻穿，使得目标牺牲层2121＇得以暴露，并在目标牺牲层2121＇置换为栅线层212(参见图29)后，参见图29，该栅线层212可以通过后续工艺中形成的导电结构243与相应的字线连接线电连接。
[0086]
在另一些实施例中，参阅图23，上述步骤中的第二接触孔241直接贯穿至目标牺牲层2121＇，这样在后续s520中就无需再去除位于第二接触孔241的第一绝缘层211(即位于目标牺牲层2121＇上方且与目标牺牲层2121＇相邻的第一绝缘层211)。
[0087]
结合图29，每个牺牲层212＇在置换为栅线层212后，每个栅线层212均通过一个导电结构243与相应的字线连接线电连接。也就是说，每个栅线层212与一个导电结构243电接触，并且由于导电结构243位于第二接触孔241内，因此，每个第二接触孔241暴露一个栅线层212。此处，目标牺牲层2121＇即为该第二接触孔241所暴露的栅线层212，在置换前所对应的牺牲层212＇。
[0088]
需要说明的是，形成多个第二接触孔241的具体工艺过程，可以参考s410～s450，本公开在此不做赘述。
[0089]
s500：参阅图23，形成覆盖第二接触孔241的侧壁的第三绝缘层242。
[0090]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成第三绝缘层242，第三绝缘层242覆盖第二接触孔241的侧壁，以阻挡后续工艺中形成的导电结构243(参见图29)与多个栅线层212(参见图29)接触，从而导致不同栅线层212(参见图29)之间产生短接的问题。
[0091]
其中，第三绝缘层242的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化
硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0092]
需要说明的是，形成第三绝缘层242的具体工艺过程，可以参考s510～s520，本公开在此不做赘述。
[0093]
s600：参阅图24和图28，在第一接触孔231内形成接触塞232，且在第二接触孔241内形成导电结构243。
[0094]
上述步骤中，接触塞232和导电结构243在同一工序中形成。其中，接触塞232与沟道结构220接触，导电结构243与目标牺牲层2121＇接触。
[0095]
此处，在后续工艺中将目标牺牲层2121＇置换为栅线层212(参见图29)后，该栅线层212(参见图29)可以通过导电结构243连接相应的字线连接线。
[0096]
需要说明的是，在第二接触孔241内形成导电结构243的具体工艺过程，可以参考s610～s620，本公开在此不做赘述。
[0097]
s700：参阅图28和图29，将牺牲层212＇替换成栅线层212。
[0098]
上述步骤中，参阅图28和图29，可以将所有的牺牲层212＇全部替换为栅线层212，参阅图28和图30，也可以将仅将部分牺牲层212＇替换为栅线层212，例如，将牺牲层212＇位于存储区c的部分，以及，将目标牺牲层2121＇位于存储区c和与导电结构243之间的部分，替换成栅线层212。
[0099]
此时，目标牺牲层2121＇替换成的栅线层212，为目标栅线层2121(参见图29和图30)，该目标栅线层2121可以通过导电结构243连接相应的字线连接线。
[0100]
需要说明的是，将牺牲层212＇替换成栅线层212的具体工艺过程，可以参考s710～s750，本公开在此不做赘述
[0101]
由上述可知，本公开的一些实施例提供的半导体结构200的制备方法，接触塞232和导电结构243的在同一工序中形成。在这种情况下，至少可以减少一次在初始堆叠结构210＇上侧沉积绝缘材料的工艺，减少一次在初始堆叠结构210＇上侧沉积导电材料的工艺，以及，减少一次在初始堆叠结构210＇上侧进行平坦化的工艺，从而简化工艺流程，降低制备成本。
[0102]
其中，减少一次在初始堆叠结构210＇上侧沉积绝缘材料的工艺，还可以使得初始堆叠结构210＇上的第二绝缘层230的厚度减小，有利于降低后续刻蚀第二绝缘层230形成第一接触孔231的工艺难度，便于增大第一接触孔231尺寸，也即增大接触塞232的尺寸，降低接触塞232与沟道结构220对位的难度，增加接触塞232与沟道结构220电连接的稳定性。
[0103]
此外，减少一次在初始堆叠结构210＇上侧沉积导电材料的工艺，还可以降低制备过程中用于承载初始堆叠结构210＇的衬底上的负荷，降低衬底弯曲变形的风险，增加制备的半导体结构200的结构稳定性。
[0104]
在一些实施例中，参阅图5，上述s600包括s610～s620。
[0105]
s610：参阅图25，形成导电薄膜250。
[0106]
上述步骤中，如图24和图25所示，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成导电薄膜250，导电薄膜250填充第一接触孔231，且至少覆盖第二接触孔241的侧壁及底壁。
[0107]
其中，可以通过控制薄膜沉积工艺的沉积时间，使得导电薄膜250填充第一接触孔
231，且仅覆盖第二接触孔241的侧壁及底壁，保证第二接触孔241内仍留有可填充的凹孔；或，导电薄膜250填充第二接触孔241。
[0108]
例如，第二接触孔241内的侧壁及底壁覆盖有导电薄膜250，且第二接触孔241内留有可填充的凹孔，即第二接触孔241的开口侧仍留有开口；又例如，导电薄膜250填满第二接触孔241，即第二接触孔241的开口侧被导电薄膜250覆盖。这里，导电薄膜250填满第二接触孔241并不代表其内部没有一点空隙，其内部可以存在空隙。
[0109]
需要说明的是，形成导电薄膜250的具体工艺过程，可以参考s611～s612，本公开在此不做赘述。
[0110]
s620：参阅图25和图28，去除导电薄膜250中位于第二绝缘层230远离初始堆叠结构210＇的一侧的部分。
[0111]
上述步骤中，可以采用平坦化工艺去除导电薄膜250中位于第二绝缘层230远离初始堆叠结构210＇的一侧的部分。示例性地，采用化学机械研磨工艺，去除导电薄膜250位于第二绝缘层230远离初始堆叠结构210＇的一侧的部分。
[0112]
此时，位于第一接触孔231内的导电薄膜250可以形成接触塞232，位于第二接触孔241内的导电薄膜250可以形成导电结构243。
[0113]
需要说明的是，在s610中，在导电薄膜250填满第二接触孔241，即第二接触孔241的开口侧被导电薄膜250覆盖的情况下，位于第二接触孔241内的导电薄膜250直接形成导电结构243。在第二接触孔241的开口侧仍留有开口的情况下，还需要在内部填充介质材料，具体可以参考s630～s640，本公开在此不做赘述。
[0114]
在一些实施例中，参阅图5，在s610和s620之间，上述s600还包括s630～s640。
[0115]
s630：参阅图25和图26，沉积介质材料，介质材料填充第二接触孔241。
[0116]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺，沉积介质材料。其中，可以通过控制介质材料的沉积时间，通过第二接触孔241开口侧的开口，使得第二接触孔241内填满介质材料。这里，第二接触孔241内填满介质材料并不代表其内部没有一点空隙，例如，第二接触孔241的开口侧可以被介质材料覆盖，第二接触孔241内还可以存在空隙。
[0117]
需要说明的是，上述介质材料可以为柔性材料，例如，氧化硅或氮化硅，以减小结构应力，增加半导体结构200的结构稳定性。示例性地，介质材料的密度比上述导电薄膜的材料的密度低，例如，氧化硅或氮化硅，以降低用以承载初始堆叠结构210＇的衬底的负荷，降低衬底弯曲变形的风险，增加半导体结构200的结构稳定性。
[0118]
s640：参阅图26和图27，去除覆盖在除第二接触孔241以外的区域上的介质材料。
[0119]
上述步骤中，可以通过干法/湿法刻蚀工艺去除覆盖在除第二接触孔241以外的区域上的介质材料，以便于s620的进行。
[0120]
在一些实施例中，参阅图6，上述s610包括s611～s612。
[0121]
s611：参阅图24和图25，形成接触层251。
[0122]
上述步骤中，接触层251至少覆盖第一接触孔231的底壁和第二接触孔241的底壁。具体地，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成接触层251，接触层251覆盖第二绝缘层230、第一接触孔231的侧壁和底壁、以及第二接触孔241的侧壁和底壁。然后，在s620的过程中，可以将接触层251位于第二绝缘层230远离初始堆叠结构210＇的一侧的部分去除，以避免不同的沟道结构220之间产生短接。
[0123]
其中，可以通过控制沉积时间，使得第一接触孔231的内壁以及第二接触孔241的内壁被接触薄膜250＇覆盖预设厚度后，停止沉积。
[0124]
这里，接触层251的材料可以与接触塞232及其下方的沟道结构220的沟道层的材料反应形成化合物，从而降低接触塞232与其下方的沟道结构220的沟道层的接触电阻；以及，与导电结构243及其对应的栅线层212的材料反应形成化合物，从而降低导电结构243与其对应的栅线层212的接触电阻。
[0125]
示例性地，沟道结构220的沟道层的材料包括掺杂多晶硅，栅线层212的材料包括钨、钛等，本公开不限于此。
[0126]
s612：参阅图24和图25，形成导电层252。
[0127]
上述步骤中，导电层252填充所述第一接触孔231。具体地，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成导电层252。其中，可以通过控制沉积时间，使得第一接触孔231被导电层252填充。
[0128]
需要说明的是，上述导电层252的材料包括钨、钴、铜、铝、掺杂硅、硅化物中的至少一种，本公开不限于此。
[0129]
在一些实施例中，参阅图6，上述s610还包括s613。
[0130]
s613：参阅图24和图25，形成粘合层253。
[0131]
上述步骤中，粘合层253位于接触层251和导电层252之间。具体地，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成粘合层253，粘合层253覆盖第二绝缘层230、第一接触孔231的侧壁和底壁、以及第二接触孔241的侧壁和底壁。然后，在s620的过程中，可以将粘合层253位于第二绝缘层230远离初始堆叠结构210＇的一侧的部分去除。
[0132]
其中，可以通过控制沉积时间，使得第一接触孔231的内壁以及第二接触孔241的内壁形成预设厚度的接触薄膜250＇后，停止沉积。
[0133]
这里，粘合层253被配置为提高导电层252的附着力。粘合层253的材料包括氮化钛、氮化钽、碳化钨中的至少一种。
[0134]
在一些实施例中，如图7所示，上述s500包括s510～s520。
[0135]
s510：参阅图22，形成绝缘薄膜242＇。
[0136]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成绝缘薄膜242＇。其中，绝缘薄膜242＇覆盖第一接触孔231的侧壁和底壁，以及覆盖第二接触孔241的侧壁和底壁。
[0137]
需要说明的是，绝缘薄膜242＇的材料包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0138]
s520：参阅图22和图23，去除绝缘薄膜242＇覆盖第一接触孔231的底壁及第二接触孔241的底壁的部分，并去除位于第二接触孔241的第一绝缘层211。
[0139]
上述步骤中，被去除位于第二接触孔241的部分的第一绝缘层211，为位于目标牺牲层2121＇的上方且与目标牺牲层2121＇相邻的第一绝缘层211。此处，可以通过干法/湿法刻蚀工艺去除绝缘薄膜242＇覆盖第一接触孔231的底壁及第二接触孔241的底壁的部分，并且通过控制刻蚀时间，将第二接触孔241的第一绝缘层211一并去除，以暴露目标牺牲层2121＇的表面。此时，第二接触孔241内保留在第二接触孔241的侧壁上的绝缘薄膜242＇的部
分形成第三绝缘层242。
[0140]
需要说明的是，上述第一接触孔231内也具有部分绝缘薄膜242＇，本公开在此不做具体限定。
[0141]
在一些实施例中，参阅图7，在s500和s600之间，上述制备方法还包括s530。
[0142]
s530：参阅图23和图24，经由第二接触孔241刻蚀目标牺牲层2121＇。
[0143]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第二接触孔241暴露的牺牲层212＇，使得目标牺牲层2121＇靠近第二接触孔241的侧面，相对于第一绝缘层211靠近第二接触孔241的侧面内缩，形成凹陷。示例性地，采用各向同性刻蚀第二接触孔241暴露的目标牺牲层2121＇，使得目标牺牲层2121＇相对于第一绝缘层211内缩，形成凹陷。
[0144]
其中，在s600的过程中，上述导电结构243还填充凹陷。在这种情况下，导电结构243填充凹陷有助于增大导电结构243与后续工艺中形成的栅线层212的接触面积，减小电阻。
[0145]
在一些实施例中，参阅图8，上述s300包括s310～s350。
[0146]
s310：参阅图18，形成覆盖第二绝缘层230的第一硬掩膜层273。
[0147]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成第一硬掩膜层273。其中，第一硬掩膜层273的材料与第二绝缘层230的材料不同。第一硬掩膜层273的材料包括氧化硅、氮氧化硅、掺杂氧化硅、氮化硅中的至少一种，本公开不限于此。
[0148]
s320：参阅图18，在第一硬掩膜层273远离初始堆叠结构210＇的表面形成第一光阻图案。
[0149]
上述步骤中，可以依次通过涂布、曝光、显影工艺形成第一光阻图案。该第一光阻图案形成有多个初始第一开口，多个初始第一开口处暴露第一硬掩膜层273。
[0150]
s330：参阅图18，基于第一光阻图案，刻蚀第一硬掩膜层273，形成第一开口。
[0151]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第一硬掩膜层273。示例性地，采用各向同性刻蚀工艺刻蚀第一硬掩膜层273，形成第一开口。其中，沟道结构220靠近第二绝缘层230的端部，在第一硬掩膜层273的正投影，与第一开口至少部分重叠。
[0152]
s340：参阅图18，以第一硬掩膜层273为掩膜刻蚀第二绝缘层230，形成第一接触孔231。
[0153]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘层230。示例性地，采用各向同性刻蚀工艺刻蚀第二绝缘层230，形成第一接触孔231。
[0154]
s350：参阅图18和图19，去除第一光阻图案及第一硬掩膜层273。
[0155]
上述步骤中，依次去除第一光阻图案及第一硬掩膜层273。示例性地，首先，将第一光阻图案进行曝光，并通过显影液洗掉；然后，通过刻蚀去除第一硬掩膜层273。
[0156]
在一些实施例中，参阅图9，上述s400包括s410～s450。
[0157]
s410：参阅图20，形成覆盖第二绝缘层230的第二硬掩膜层274。
[0158]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺形成第二硬掩膜层274。其中，第二硬掩膜层274的材料与第二绝缘层230的材料不同。第二硬掩膜层274的材料包括氧化硅、氮氧化硅、掺杂氧化硅、氮化硅中的至少一种，本公开不限于此。
[0159]
s420：参阅图20，在第二硬掩膜层274远离初始堆叠结构210＇的表面形成第二光阻图案。
[0160]
上述步骤中，可以依次通过涂布、曝光、显影工艺形成第二光阻图案。该第二光阻图案形成有多个初始第二开口，多个初始第二开口处暴露第二硬掩膜层274。
[0161]
s430：参阅图20，基于第二光阻图案，刻蚀第二硬掩膜层274，形成第二开口。
[0162]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第二硬掩膜层272。示例性地，采用各向同性刻蚀工艺刻蚀第二硬掩膜层274，形成第二开口，一个牺牲层212＇对应一个第二开口。
[0163]
s440：参阅图20，基于第二硬掩膜层274，刻蚀第二绝缘层230及初始堆叠结构210＇，形成第二接触孔241。
[0164]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘层230。示例性地，采用各向同性刻蚀工艺刻蚀第二绝缘层230，形成第二接触孔241。
[0165]
需要说明的是，形成多个第二接触孔241的具体工艺过程，可以参考s441～s442。
[0166]
s450：参阅图20和图21，去除第二光阻图案及第二硬掩膜层274。
[0167]
上述步骤中，依次去除第二光阻图案及第二硬掩膜层274。示例性地，首先，将第二光阻图案进行曝光，并通过显影液洗掉；然后，通过刻蚀去除第二硬掩膜层274。
[0168]
在一些实施例中，参阅图10，上述s440包括s441和s442。
[0169]
s441：参阅图20，形成覆盖第二硬掩膜层274的第三光阻图案。
[0170]
上述步骤中，可以依次通过涂布、曝光、显影工艺形成第三光阻图案，第三光阻图案暴露多个第二开口中的一个第二开口。
[0171]
s442：参阅图20，通过暴露的第二开口刻蚀第二绝缘层230和初始堆叠结构210＇，形成第二接触孔241。
[0172]
上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘层230和初始堆叠结构210＇，形成第二接触孔241。示例性地，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成第二接触孔241。
[0173]
需要说明的是，在下一次形成第二接触孔241的过程中，s441中的第三光阻图案，可以由上一次形成第二接触孔241的过程中的第三光阻图案通过修剪的方式形成。
[0174]
在一些实施例中，参阅图11，上述s100包括s110～s140。
[0175]
s110：参阅图16，形成第一子堆叠结构201。
[0176]
上述步骤中，第一子堆叠结构201包括多个第一绝缘层211和多个牺牲层212＇。示例性地，多个第一绝缘层211和多个牺牲层212＇交替叠置。其中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在衬底300上形成第一子堆叠结构201。
[0177]
需要说明的是，第一绝缘层211的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。牺牲层212＇的材料包括多晶硅、氮化硅和多晶锗中的至少一种，本公开不限于此。
[0178]
此处，第一绝缘层211的材料与牺牲层212＇的材料不同，以使得第一绝缘层211与牺牲层212＇针对同一种蚀刻剂具有不同的刻蚀选择比。示例性地，第一绝缘层211的材料为二氧化硅，牺牲层212＇的材料为氮化硅。
[0179]
其中，衬底300可用于支撑其上的初始堆叠结构210＇，在后续工艺中可以被去除掉。该衬底300的材料包括单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化
合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
[0180]
在一些实施例中，衬底300可以是复合衬底。示例性地，衬底300可以包括基底310，及在基底310上依次形成牺牲氧化硅层320和牺牲多晶硅层330。其中，基底310的材料可以包括单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、iivi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种；牺牲氧化硅层320的材料可以包括氧化硅；牺牲多晶硅层330的材料可以包括多晶硅。
[0181]
s120：参阅图16，形成贯穿第一子堆叠结构201的第一子沟道结构221。
[0182]
上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿第一子堆叠结构201的第一沟道孔，然后，在第一沟道孔内形成第一子沟道结构221。其中，第一子沟道结构221包括第一子存储功能层222和第一子沟道层223。示例性地，沿第一沟道孔的外侧指向内侧，第一子存储功能层222和第一子沟道层223依次设置。
[0183]
需要说明的是，第一子存储功能层222包括第一阻挡层、第一电荷捕获层、第一隧穿层。第一阻挡层、第一电荷捕获层、第一隧穿层以及第一子沟道层223的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“sono”结构。
[0184]
在一些实施例中，第一子沟道结构221还包括第一沟道填充层，第一沟道填充层设置于第一子沟道层223远离第一子存储功能层222的一侧，以提供机械支撑作用。
[0185]
需要说明的是，第一沟道填充层的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0186]
s130：参阅图16，形成第二子堆叠结构202。
[0187]
上述步骤中，第二子堆叠结构202位于第一子堆叠结构201上，第二子堆叠结构202包括多个第一绝缘层211和多个牺牲层212＇。示例性地，多个第一绝缘层211和多个牺牲层212＇交替叠置。其中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在第一子堆叠结构201上形成第二子堆叠结构202。
[0188]
s140：参阅图16，形成贯穿第二子堆叠结构202的第二子沟道结构224。
[0189]
上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿第二子堆叠结构202的第二沟道孔，然后，在第二沟道孔内形成第二子沟道结构224，第二子沟道结构224与第一子沟道结构221电连接。其中，第二子沟道结构224包括第二子存储功能层225和第二子沟道层226，第二子沟道层226与第一子沟道层223电连接。示例性地，沿第二沟道孔的外侧指向内侧，第二子存储功能层225和第二子沟道层226依次设置。
[0190]
需要说明的是，第二子存储功能层225包括第二阻挡层、第二电荷捕获层、第二隧穿层。第二阻挡层、第二电荷捕获层、第二隧穿层以及第二子沟道层226的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“sono”结构。
[0191]
在一些实施例中，第二子沟道结构224还包括第二沟道填充层，第二沟道填充层设置于第二子沟道层226远离第二子存储功能层225的一侧，以提供机械支撑作用。
[0192]
需要说明的是，第二沟道填充层的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0193]
在一些实施例中，如图12所示，在s140之后，上述s100还包括s150～s160。
[0194]
s150：参阅图16，形成第三子堆叠结构203。
[0195]
上述步骤中，第三子堆叠结构203位于第二子堆叠结构202远离第一子堆叠结构201的一侧，第三子堆叠结构203包括第四绝缘层270、选择栅线层271和保护层272。示例性地，沿远离第一子堆叠结构201的方向，第四绝缘层270、选择栅线层271和保护层272依次设置。其中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在第二子堆叠结构202远离第一子堆叠结构201的一侧，依次形成第四绝缘层270、选择栅线层271和保护层272。
[0196]
其中，第四绝缘层270和保护层272的材料包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。选择栅线层271的材料包括导电材料，导电材料包括钨、钴、铜、铝、掺杂多晶硅以及金属硅化物中的至少一种，本公开不限于此。
[0197]
需要说明的是，参阅图16和图31，中间半导体结构200＇包括存储区c和字线连接区s。在字线连接区s第三子堆叠结构203可以仅包括第四绝缘层270以及和第四绝缘层270材料相同的第五绝缘层275，以降低后续工艺的刻蚀难度，具体工艺过程可以参考s151～s154。
[0198]
s160：参阅图16，形成贯穿第三子堆叠结构203的第三子沟道结构227。
[0199]
上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿第三子堆叠结构203的第三沟道孔，然后，在第三沟道孔内形成第三子沟道结构227，第三子沟道结构227与第二子沟道结构224电连接。其中，第三子沟道结构227包括第三介质层228和第三子沟道层229，第三子沟道层229与第二子沟道层226电连接。
[0200]
在这种情况下，选择栅线层271对应的晶体管t1(参见图2)，可以被构造为简单的金属氧化物半导体(metal-oxide-semiconductor，简称mos)管，简化工艺过程，降低制备成本。
[0201]
在一些实施例中，第三子沟道结构227还包括第三沟道填充层，第三沟道填充层设置于第三子沟道层229远离第三子存储功能层228的一侧，以提供机械支撑作用。
[0202]
需要说明的是，第三沟道填充层的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0203]
在一些实施例中，参阅图13，上述s150包括s151～s154。
[0204]
s151：形成第四绝缘层270。
[0205]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在第二子堆叠结构202远离第一子堆叠结构201的一侧，形成第四绝缘层270。第四绝缘层270覆盖存储区c和字线连接区s。
[0206]
s152：形成选择栅线层271。
[0207]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在第四绝缘层270上形成选择栅线层271。其中，通过遮挡字线连接区s，使得选择栅线层271仅覆盖第四绝缘层270位于存储区c的部分，且暴露第四绝缘层270位于字线连接区s的部分。
[0208]
s153：形成保护层272。
[0209]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在选择栅线层271上形
成保护层272。其中，通过遮挡字线连接区s，使得保护层272仅对应覆盖选择栅线层271。此处，s153中用于遮挡字线连接区s的掩膜层可以与s152的相同。
[0210]
s154：形成第五绝缘层275。
[0211]
上述步骤中，可采用cvd、pvd、ald中的任一种薄膜沉积工艺在第四绝缘层270位于字线连接区s的部分上形成第五绝缘层275。其中，通过遮挡存储区c，使得第五绝缘层275仅对应覆盖第四绝缘层270字线连接区s的部分。
[0212]
在一些实施例中，参阅图14，上述s700包括s710～s720。
[0213]
s710：形成贯穿初始堆叠结构210＇的栅线缝隙。
[0214]
上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿初始堆叠结构210＇的栅线缝隙。示例性地，在初始堆叠结构210的上表面形成光刻胶层，以该光刻胶层为掩膜，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成栅线缝隙。
[0215]
s720：参阅图28和图29，经由栅线缝隙，将牺牲层212＇替换成栅线层212。
[0216]
上述步骤中，可以利用栅线缝隙作为蚀刻剂通道，采用各向同性蚀刻去除牺牲层212＇形成牺牲间隙；再利用栅线缝隙作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在牺牲间隙内形成栅线层212。
[0217]
在另一些实施例中，参阅图15，上述700包括s730～s750。
[0218]
s730：形成贯穿初始堆叠结构210＇的栅线缝隙。
[0219]
上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿初始堆叠结构210＇的栅线缝隙。示例性地，在初始堆叠结构210的上表面形成光刻胶层，以该光刻胶层为掩膜，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成栅线缝隙。
[0220]
s740：参阅图28和图30，经由栅线缝隙，将牺牲层212＇位于存储区c的部分，替换成栅线层212。
[0221]
上述步骤中，可以利用栅线缝隙位于存储区c的部分作为蚀刻剂通道，采用各向同性蚀刻去除位于存储区c的牺牲层212＇，形成牺牲间隙；再利用栅线缝隙作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在牺牲间隙内形成栅线层212。
[0222]
s750：参阅图28和图30，经由栅线缝隙，将目标牺牲层2121＇位于存储区c和导电结构243之间的部分，替换成栅线层212。
[0223]
上述步骤中，可以利用栅线缝隙位于存储区c和导电结构243之间的部分，作为蚀刻剂通道，采用各向同性蚀刻去除该目标牺牲层2121＇位于存储区c和导电结构243之间的部分，形成牺牲间隙；再利用栅线缝隙作为沉积物通道，采用cvd、pvd、ald中的任一种薄膜沉积工艺，在牺牲间隙内形成栅线层212。
[0224]
其中，如图29和图30所示，上述栅线层212可以包括导体层2122，导体层2122的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
[0225]
在一些实施例中，如图29和图30所示，栅线层212还可以包括金属化合物层2123，金属化合物层2123位于导体层2122、沟道结构220和第一绝缘层211之间，金属化合物层2123被配置为粘合层，以提高导体层2122与第一绝缘层211之间的附着力。其中，金属化合物层2123的材料包括氮化钛、氮化钽、碳化钨中的至少一种。
[0226]
在一些实施例中，如图29和图30所示，栅线层212还可以包括高介电常数层2124，高介电常数层2124位于金属化合物层2123、沟道结构220和第一绝缘层211之间，以降低沟道结构220中的电荷流向导体层2122的风险。其中，高介电常数层2124的介电常数值大于或等于7。示例性地，高介电常数层2124的材料包括氧化铝、氧化铪和氧化钽中的至少一种。
[0227]
基于上述，如图29和图30所示，可以形成堆叠结构210，堆叠结构210包括第一绝缘层211和栅线层212。其中，在形成栅线层212之后，参阅图31，可在栅线缝隙内形成栅线隔离结构280。
[0228]
本公开的一些实施例还提供了一种半导体结构200，参阅图1和图29，包括堆叠结构210、沟道结构220、第二绝缘层230、第三绝缘层242、接触塞232和导电结构243。
[0229]
其中，堆叠结构210至少包括多个第一绝缘层211和多个栅线层212，且堆叠结构210具有存储区c和字线连接区s。其中，栅线层212从存储区c延伸至字线连接区s。沟道结构220贯穿堆叠结构210。第二绝缘层230设置于堆叠结构210上。接触塞232贯穿第二绝缘层230，且与沟道结构220电连接。导电结构243由第二绝缘层230贯穿至堆叠结构210中的目标栅线层2121，与目标栅线层2121电连接。第三绝缘层242设置于堆叠结构210位于目标栅线层2121和第二绝缘层230之间的部分，与导电结构243之间。
[0230]
需要说明的是，每个栅线层212均通过一个导电结构243与相应的字线连接线电连接，即每个栅线层212与一个导电结构243电接触，目标栅线层2121即为该导电结构243电接触的栅线层212。
[0231]
其中，接触塞232远离堆叠结构210的端部，与导电结构243远离目标栅线层2121的端部平齐。
[0232]
此外，堆叠结构210、沟道结构220、第二绝缘层230、第三绝缘层242和接触塞232具体结构及材料均可参考上文，本公开在此不做赘述。
[0233]
在一些实施例中，如图29和图30所示，导电结构243包括导电部2431，导电部2431位于第三绝缘层242远离堆叠结构210的一侧，且导电部2431与目标栅线层2121接触。
[0234]
需要说明的是，参阅图25、图29和图30，导电部2431可以包括上述导电层252位于第二接触孔241中的部分；导电部2431还可以包括上述接触层251位于第二接触孔241中的部分；导电部2431还可以包括上述粘合层253位于第二接触孔241中的部分。
[0235]
其中，在导电层252围设形成容纳腔的情况下，导电结构243还可以包括填充层2432，填充层2432设置于容纳腔内。此处，填充层2432的材料为上文提到的介质材料，本公开实施例在此不做赘述。
[0236]
此外，上述接触塞232的材料可以与导电部2431的材料相同。
[0237]
在一些实施例中，如图30所示，每个目标栅线层2121位于，与目标栅线层2121电连接的导电结构243靠近存储区c的一侧。也就是说，目标栅线层2121位于存储区c及字线连接区s，且目标栅线层2121位于字线连接区s的部分，位于存储区c与导电结构243之间，且与目标栅线层2121位于存储区c的部分及导电结构243电连接。在此基础上，上述堆叠结构210还包括保留牺牲层213，保留牺牲层213位于，同层设置的目标栅线层2121电连接的导电结构243远离存储区c的一侧。也就是说，在字线连接区s，堆叠结构210除目标栅线层2121和第一绝缘层211以外，均为保留牺牲层213。
[0238]
在一些实施例中，如图1和图31所示，半导体结构200还可以包括虚拟沟道结构
281。
[0239]
其中，虚拟沟道结构281贯穿堆叠结构210，且虚拟沟道结构281被配置为给半导体结构200提供机械支撑。
[0240]
此外，虚设沟道结构281可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。此外，虚设沟道结构281还可以包括一个或多个空气间隙，以减小结构应力。
[0241]
图32为根据一些实施例的存储系统的框图。图33为根据另一些实施例的存储系统的框图。
[0242]
请参见图32和图33，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。
[0243]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0244]
在一些实施例中，参见图32，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到三维存储器卡中。
[0245]
其中，三维存储器卡包括pc卡(pcmcia，个人计算机三维存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、三维存储器、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0246]
在另一些实施例中，参见图33，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(solid state drives，简称ssd)中。
[0247]
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0248]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
[0249]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0250]
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如
控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0251]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0252]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0253]
电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0254]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。