半导体元件及其形成方法与流程

1.本揭露是关于一种半导体元件，特别是关于一种半导体元件的形成方法。


背景技术：

2.由于各种电子组件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业不断发展。在大多数情况下，集成密度的提高来自于最小特征尺寸的连续减小，这允许更多的组件整合至给定面积中。
3.除了更小的电子组件外，对组件封装的改善旨在提供更小的半导体封装，比先前的封装占用更少的面积。半导体封装类型的实例包括四方扁平封装(quad flat pack，qfp)、插针网格阵列(pin grid array，pga)、球栅阵列(ball grid array，bga)、倒装晶片(flip chip，fc)、三维集成电路(three-dimensional integrated circuit，3dic)、晶圆级封装(wafer level package，wlp)、封装堆叠(package on package，pop)、晶片上系统(system on chip，soc)或集成电路上系统(system on integrated circuit，soic)元件。这些三维元件(例如，3dic、soc、soic)中的一些是通过在半导体晶圆级上将晶片置放于半导体晶片上方来制备的。由于堆叠晶片之间的互连长度减小，这些三维元件提供了改善的集成密度及其他优势，诸如更快的速度及更高的带宽。然而，有许多与三维元件相关的挑战。


技术实现要素：

4.于一些实施方式中，半导体元件包括安装于基材上的第一半导体晶粒、安装于基材上且与第一半导体晶粒分离的第二半导体晶粒、在第一半导体晶粒与第二半导体晶粒之间且具有第一密度的第一介电材料、及第一介电材料中的第二介电材料柱，第二介电材料具有不同于第一密度的第二密度，且第二介电材料包括孔隙区。
5.于一些实施方式中，半导体元件的形成方法包含以下步骤：将一第一半导体晶粒安装于一基材上；将一第二半导体晶粒安装于基材上，使得第一半导体晶粒与第二半导体晶粒分离开；在第一半导体晶粒与第二半导体晶粒之间形成一第一介电材料层，第一介电材料层具有一第一密度；及在第一介电材料层中形成一第二介电材料层，第二介电材料层具有不同于第一密度的一第二密度，且第二介电材料层包括一孔隙区。
6.于一些实施方式中，半导体元件包括第一半导体晶粒、第二半导体晶粒、第一介电材料以及多个第二介电材料柱。安装于一基材上的一第一半导体晶粒。第二半导体晶粒安装于基材上且与第一半导体晶粒分离开。有第一介电材料在第一半导体晶粒与第二半导体晶粒之间，且具有一第一密度。多个第二介电材料柱在第一介电材料中。多个第二介电材料柱由第一介电材料分离开。第二介电材料具有不同于第一密度的一第二密度。多个第二介电材料柱的一第一第二介电材料柱包含一孔隙区。多个第二介电材料柱的一第二第二介电材料柱包含小于第一柱的一宽度的一宽度。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
8.图1a图示根据本揭露的一或多个实施例的半导体元件；
9.图1b图示根据本揭露的一或多个实施例的半导体元件；
10.图2a图示根据本揭露的一或多个实施例的半导体晶粒；
11.图2b图示根据本揭露的一或多个实施例的半导体晶粒堆；
12.图2c图示根据本揭露的一或多个实施例的半导体晶粒堆叠；
13.图3a至图3f图示根据本揭露的一或多个实施例的在各种制造阶段的半导体元件；
14.图4a至图4e图示根据本揭露的一或多个实施例在各种制造阶段的半导体元件；
15.图5是图示根据本揭露的各种实施例的形成包括防翘曲缝隙填充结构的垂直堆叠半导体元件的方法的流程图；
16.图6是图示根据本揭露的各种实施例的形成包括防翘曲缝隙填充结构的垂直堆叠半导体元件的另一方法的流程图。
17.【符号说明】
18.1,1a:区域
19.2:基材
20.10:第一半导体晶粒
21.20:第二半导体晶粒
22.50:半导体元件
23.55:半导体元件
24.64:第一介电材料
25.66,66a:第二介电材料柱
26.68:孔隙区
27.90:防翘曲缝隙填充结构
28.95:防翘曲缝隙填充结构
29.100:半导体晶粒
30.101:第一半导体晶粒
31.102:第二半导体晶粒
32.103:第三半导体晶粒
33.103a:第三半导体晶粒
34.106:金属特征
35.106l:金属线
36.106v:导电通孔
37.108:半导体基材
38.109:栅电极
39.112:层间介电质
40.114:金属间介电质
41.114a～114e:imd层
42.115:蚀刻终止及密封层
43.116:金属特征
44.118:半导体基材
45.119:钝化层
46.120:密封环
47.126:金属特征
48.128:半导体基材
49.136:金属特征
50.138:半导体基材
51.150:导电通孔
52.200:半导体晶粒堆叠
53.250:半导体晶粒堆叠
54.301:区域
55.301a:区域
56.302:基材
57.310:第一接合结构
58.312:第一前侧接合层
59.314:第一后侧接合层
60.315:第一接合垫
61.318:重分配层结构
62.318a:重分配层结构
63.320:第二接合结构
64.326:金属接合垫
65.332:第二前侧接合层
66.338:钝化层
67.340:金属凸块
68.360:第一介电封装层
69.360a:第一介电封装层
70.362:第二介电封装层
71.362a:第二介电封装层
72.364:第一介电封装材料
73.366:第二介电封装材料柱
74.366a:第二介电封装材料柱
75.366l:第二介电封装材料层
76.368:孔隙区
77.390:防翘曲缝隙填充结构
78.395:防翘曲缝隙填充结构
79.403:光阻剂遮罩
80.403a:孔
81.405:沟槽
82.414:金属间介电层
83.501～505:步骤
84.514:金属间介电层
85.601～607:步骤
具体实施方式
86.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及组态的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，元件的尺寸不限于所揭示的范围或值，而取决于制程条件及/或元件的所需特性。此外，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。为了简单及清晰，可以不同的尺度任意绘制各种特征。
87.此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的元件在使用或操作时的不同定向。元件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
88.本揭露是关于半导体元件，且具体地，是关于将半导体晶粒彼此堆叠的垂直堆叠半导体元件。各种实施例提供半导体元件的半导体晶粒之间的应力释放结构。在一些实施例中，防翘曲缝隙填充结构可包括填充有气体(诸如空气或氮气)的孔隙区，填充气体可起到“气囊”结构的作用。在一些实施例中，防翘曲缝隙填充结构可包括具有不同密度的介电材料，以减轻半导体元件的翘曲且减少置于半导体元件上的应力。
89.半导体晶粒可含有一或多个集成电路，诸如与记忆体、处理器(多个)、或其他半导体组件(多个)中的至少一者相关。可在晶圆上形成多个这种晶粒，接着将其分离(切分)且自晶圆上移除。根据一或多个实施例，晶圆以及由此移除的半导体晶粒中的一或多者可包括硅、锗、绝缘体上硅(silicon on insulator，soi)、或一或多个磊晶层中的至少一者。
90.半导体晶粒可以诸如集成电路上系统(system on integrated circuit，soic)、基材上晶圆上晶片(chip on wafer on substrate，cowos)、晶圆上晶片(chip on wafer，cow)等组态彼此垂直堆叠。这种半导体元件可增大可占据基材上占地面积的元件的密度。三维(three-dimensional，3d)半导体元件可包括堆叠于基材(诸如半导体晶圆或载体基材)上的多个半导体晶粒。在一些实例中，可在第一半导体晶粒上堆叠多于一个的半导体晶粒。堆叠于第一半导体晶粒上的半导体晶粒中的各者可部分覆盖第一半导体晶粒，且可在第一半导体晶粒上方彼此相邻地堆叠。这些堆叠半导体晶粒之间的空间通常填充有一介电材料，诸如二氧化硅(sio2)。然而，由于半导体晶粒与晶圆之间可能存在失配，这可在半导体元件上引起应力。
91.根据一或多个实施例，可通过锯(诸如金刚石锯)自晶片上切割半导体晶粒。晶粒
吸附膜(die attach film，daf)可用于在切分及移除制程期间保持半导体晶粒之间的相对位置。锯可沿晶圆上的划线切割，以自晶圆上移除半导体晶粒，且将半导体晶粒彼此分离。
92.在一或多个实施例中，已知优良的晶粒可置放于载体上。载体可是玻璃基材或其他材料。满足一或多个品质度量且因此被称为已知优良晶粒的半导体晶粒可置放于载体上。通过将已知优良晶粒置放于载体上，可减轻良率的降低，因为使用已知优良晶粒形成的半导体元件不太可能执行非所需的操作。
93.根据一或多个实施例，当半导体晶粒置放于载体上时，与半导体晶粒最初形成于晶圆上时相比，个别半导体晶粒之间的空间量或距离可增加。半导体晶粒之间的额外空间可是仅将已知优良晶粒置放于载体上的作用，使得并非来自晶圆的所有半导体晶粒都可转移至载体。半导体晶粒之间的额外空间可提供更大的占地面积，用于与半导体晶粒进行电连接，从而提供扇出封装。
94.根据一或多个实施例，已知优良晶粒可嵌入载体上的材料(诸如模制化合物)中。模制化合物可形成于半导体晶粒上方及周围。可移除模制化合物的顶部部分以曝光半导体晶粒的顶表面。当移除模制化合物以曝光半导体晶粒的顶表面时，导电垫(有时称为互连件)可曝光。半导体晶粒之间的额外区域可允许增加数目的输入/输出(i/o)信号线自半导体晶粒的互连件扇出。除其他外，增加的i/o信号线的数目使得每一半导体晶粒的接脚数增加，从而允许自各个半导体晶粒达成更多的电连接、功能性等。半导体晶粒之间的额外区域可允许在半导体晶粒之间的模制化合物上方形成诸如电感器及电容器的被动元件，这可导致较低的基材信号损耗，其中，当被动元件更靠近半导体基材或更靠近形成于基材上的其他组件时，基材信号损失发生。
95.根据一或多个实施例，多个半导体晶粒可包括于半导体元件中，诸如集成晶片上系统(system on integrated chip，soic)元件、基材上晶圆上晶片(chip on wafer on substrate，cowos)元件及晶圆上晶片(chip on wafer，cow)元件。
96.在一些半导体元件(例如，soic、cowos、cow)中，半导体晶粒之间的区域(例如，晶粒间缝隙)可填充有介电材料，诸如二氧化硅(sio2)。然而，许多使用介电材料(例如二氧化硅(sio2))填充半导体晶粒之间区域的半导体元件经历了元件的应力感生翘曲。
97.因此，本文揭示的各种实施例可提供一半导体元件，其中半导体晶粒之间的区域可填充有两种或两种以上具有不同物理性质(例如，密度、热膨胀系数等)的不同介电材料。亦即，半导体元件可包括防翘曲缝隙填充结构(例如，晶粒间缝隙中的介电材料)，其可帮助减少半导体元件的应力感生翘曲。
98.参考附图，图1a图示根据一些实施例的半导体元件50。如图1a中所示，半导体元件50可包括基材2上的第一半导体晶粒10，及在基材2上且通过区域1与第一半导体晶粒10分离开的第二半导体晶粒20。第一半导体晶粒10与第二半导体晶粒20之间的区域1在本文中可称为“缝隙”，但术语“缝隙”不应理解为意谓区域1必须是空白空间，而是例如可填充有介电材料的区域。第一半导体晶粒10及第二半导体晶粒20可安装于共用基材2上。然而，在一些实施例中(下文将更详细地讨论)，第一半导体晶粒10及第二半导体晶粒20可安装(堆叠)于晶圆、或第三半导体晶粒(图1a中未显示)上，而非安装于共用基材2上。
99.防翘曲缝隙填充结构90可在区域1中第一半导体晶粒10与第二半导体晶粒20之间。防翘曲缝隙填充结构90可包括区域1中具有第一密度的第一介电材料64，以及在第一介
电材料64上的区域1中具有第二密度的第二介电材料柱66。第二密度可不同于第一密度。此外，第一密度及第二密度中的各者可小于、大于或等于sio2的密度(例如，约2.1g/cm3)。第二介电材料柱66亦可包括孔隙区68，孔隙区68可在区域1的中心部分中，且可用作“气囊”来减少半导体元件50的应力感生翘曲。
100.应注意，孔隙区68不一定是完全“空白”，但可包括气体材料(例如，空气)或固体介电材料。亦应注意，可基于半导体元件50的类型(例如，soic晶片类型)选择第一介电材料64及第二介电材料柱66的厚度及密度。
101.在一些实施例中，第一介电材料64及第二介电材料柱66中的各者可包括无掺杂硅玻璃(undoped silicon glass，usg)(例如，sio2)、氟硅玻璃(fsg)、sic(例如，si
xcy
)、sion(例如，si
x
oynz)、sin(例如，si
x
ny)、sicn(sixcynz)、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者。孔隙区68可包括以下各者中的一或多者：诸如空气或氮气的气体材料、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fluorosilicate glass，fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(phosphor-silicate glass，psg)及四乙氧基硅烷(teos)中的一者的第三介电材料。
102.在防翘曲缝隙填充结构90中，第一介电材料64的第一密度可不同于第二介电材料柱66的第二密度。然而，第一密度及第二密度中的各者可大于、等于或小于sio2的密度。与传统的晶粒间缝隙填充(例如，完全sio2)相比，防翘曲缝隙填充结构90可导致晶圆的较低变形(例如，翘曲)。
103.举例而言，在高温处理(例如，约350℃之上的处理)之后的冷却制程期间，可发生晶圆变形。堆叠封装的不同组件(例如，晶粒10、晶粒20、防翘曲缝隙填充结构90)的相对膨胀及冷却速率可导致晶圆变形，因为不同组件在以不同速率加热及冷却时膨胀及收缩。堆叠封装组件相当于彼此的密度可影响变形及翘曲的量。在防翘曲缝隙填充结构90的密度小于sio2密度的实施例中，则防翘曲缝隙填充结构90可减少晶圆的变形(翘曲)，诸如在冷却制程期间。因此，在一些实施例中，第一介电材料64及/或第二介电材料柱66的密度可小于sio2的密度，因为与仅使用sio2作为缝隙填充介电材料的组态相比，这个组态在由热应力及冷却挤压后可产生较小的变形。
104.然而，防翘曲缝隙填充结构90亦可在防翘曲缝隙填充结构90的密度大于sio2的情况下提供。具体而言，在第一介电材料64的第一密度及/或第二介电材料柱66的第二密度大于sio2密度的实施例中，防翘曲缝隙填充结构90通常可充当应力间隔的阻障，以避免缝隙填充材料完全为sio2时可出现的较大缝隙填充材料裂纹。因此，举例而言，当第二介电材料柱66的第二密度大于sio2的密度时，柱66可提供第一介电材料64的部分隔离。此外，柱66可充当孔隙68与第一介电材料64之间的包层，且有助于避免第一介电材料64中出现裂纹。亦即，防翘曲缝隙填充结构90可通过使用复合材料充当边界应力控制，其中第一介电材料64的第一密度不同于第二介电材料66的第二密度。
105.此外，孔隙68亦可用于减少晶圆变形(例如，翘曲)，诸如在高温处理之后的冷却制程期间。其中一个原因可是，当防翘曲缝隙填充结构90中产生热膨胀应力时，可挤压孔隙68以减小防翘曲缝隙填充结构90对晶圆的影响。
106.在一些实施例中，半导体元件50亦可包括基材2上的第三半导体晶粒(图1a中未显示)、及第三半导体晶粒上的接合结构。第一半导体晶粒10及第二半导体晶粒20可堆叠于第
三半导体晶粒上。第一半导体晶粒10及第二半导体晶粒20可接合至接合结构。第一半导体晶粒10及第二半导体晶粒20可通过接合结构电连接至第三半导体晶粒。区域1可例如在第三半导体晶粒之上。半导体元件50可包括集成晶片上系统(system on integrated chip，soic)元件、基材上晶圆上晶片(chip on wafer on substrate，cowos)元件及晶圆上晶片(chip on wafer，cow)元件中的一者。
107.图1b图示根据一些实施例的半导体元件55。半导体元件55在结构上可类似于图1a中的半导体元件50，除了半导体元件55可具有比区域1更宽的区域1a，且区域1a中的防翘曲缝隙填充结构95可不同于半导体元件50的区域1中的防翘曲缝隙填充结构90。具体而言，半导体元件55可包括区域1a中的第一介电材料64及第一介电材料64中的第二介电材料柱66。孔隙区68可在第二介电材料柱66中。此外，其中不包括孔隙区68的一或多个第二介电材料柱66a可在区域1a中。即，第二介电材料柱66a可是实体第二介电材料，且贯穿第二介电材料柱66a的整体具有均匀的密度。第二介电材料柱66a在横向(例如，图1b中的x方向)上的宽度亦可小于第二介电材料柱66的宽度。此外，第二介电材料柱66、66a可由第一介电材料64分离开，且可具有均匀的长度或变化的长度(例如，在图1b中的y方向上)。
108.如图1b中所示，孔隙区68可在第二介电材料柱66中，柱66在区域1a的中心部分之外，诸如在区域1a的一侧上，前述侧最靠近第一半导体晶粒10，如图1b中所示。防翘曲缝隙填充结构95可包括多个第二介电材料柱66及多个第二介电材料柱66中的多个孔隙区68。此外，孔隙区68在第二介电材料柱66中可具有各种形状、大小及成分，且可位于防翘曲缝隙填充结构95的各种位置中。
109.再次参考附图，图2a图示根据一或多个实施例的可包括于半导体元件50、55、200、250中的半导体晶粒100。在一些实施例中，半导体晶粒100可包括半导体基材(例如，硅基材)108。层间介电质(interlayer dielectric，ild)112可在半导体基材108上，而金属间介电质(intermetal dielectric，imd)114可在层间介电质112上。层间介电质112及金属间介电质114可包括例如无掺杂硅玻璃(usg)、氟硅玻璃(fsg)等。
110.在一些实施例中，金属间介电质114可包括多个imd层114a～114e，这些imd层可由各种蚀刻终止及密封层115分离开。蚀刻终止及密封层115可包括例如sic、sin等。钝化层119可在金属间介电质114上方。在一些实施例中，钝化层119可包括氧化硅(例如，si
x
oy)、氮化硅(si
x
ny)、苯环丁烯(bcb)聚合物、聚酰亚胺(pi)、聚苯并恶唑(pbo)或其组合物。其他适合介电材料在本揭露的预期范畴内。钝化层119可通过诸如旋涂、化学气相沉积(chemical vapor deposition，cvd)、或类似者的适合制程形成。
111.在一些实施例中，金属特征106可在金属间介电质114中。金属特征106可包括例如导电通孔106v及金属线106l。导电通孔106v可在金属线106l之间且与金属线106l接触。金属特征106可由铜、铜合金、铝、铝合金、或其组合物形成。用作金属特征106的其他适合导电金属材料在本揭露的预期范畴内。在一些实施例中，一或多个栅电极109可在半导体基材108上，且金属特征106可电连接至栅电极109。
112.在一些实施例中，一或多个密封环120可在金属间介电质114中。密封环120可与金属特征106电隔离，且形成为包围半导体晶粒100的功能电路区域。密封环120可为半导体晶粒100的特征提供保护，使其在晶粒100的加工期间免受可存在的水、化学品、残留物、及/或污染物的影响。密封环120可由导电材料(例如，金属材料)形成，更具体地，可由与金属特征
106相同的材料同时通过相同的制程形成。更具体地，密封环120可包括彼此连接的导电线及通孔结构，且可与金属部件106的金属线106l及导电通孔106v同时形成。举例而言，密封环120可包括原子百分数大于80％的铜，诸如大于90％及/或大于95％，尽管可使用更大或更小的百分数。
113.在一些实施例中，金属特征106及/或密封环120可通过双重镶嵌制程或多个单一镶嵌制程形成。单一镶嵌制程通常在每一镶嵌阶段形成且填充有铜的单一特征。双重镶嵌制程通常一次形成且填充有金属(例如，铜)的两个特征，例如，沟槽及重叠贯通孔均可使用双重镶嵌制程用单一铜沉积来填充。在替代实施例中，金属特征106及/或密封环120可通过电镀制程形成。
114.举例而言，镶嵌制程可包括图案化金属间介电质114以形成开口，诸如沟槽及/或贯通孔(例如，通路孔)。可执行沉积制程以在开口中沉积导电金属(例如，铜)。接着可执行平坦化制程，诸如化学机械平坦化(chemical-mechanical planarization，cmp)，以移除设置于金属间介电质114顶部上的多余铜(例如，覆盖层)。
115.具体而言，可对金属间介电层114a～114e中的各者执行图案化、金属沉积、及平坦化制程，以便形成由金属特征106及/或密封环120构成的互连结构。举例而言，可沉积介电层114a且图案化以形成开口。接着可执行沉积制程以填充介电层114a中的开口。接着可执行平坦化制程以移除覆盖层且在介电层114a中形成金属特征106。可重复这些制程步骤以形成介电层114b～114e及相应的金属特征106及/或密封环120，从而完成互连结构及/或密封环120。
116.在一些实施例中，半导体元件100可包括连接至金属特征106中的一或多者的一或多个导电通孔150。导电通孔150可自金属特征106延伸穿过金属间介电质114、层间介电质112、及半导体基材108。导电通孔150可包括例如铜、金、银、铝或类似者。在一些实施例中，导电通孔150包括铝铜(alcu)合金。用于导电通孔150的其他适合材料在本揭露的预期范畴内。
117.图2b图示根据一或多个实施例的半导体晶粒堆叠200。半导体晶粒堆叠200可包括基材302上的第三半导体晶粒103(例如，安装于基材302上)。第三半导体晶粒103的特征可类似于上文参考图2a描述的半导体晶粒100的特征。基材302可是载体基材，且可包括例如基于硅的材料，诸如玻璃或氧化硅、氧化铝、陶瓷材料、或其组合物。基材302可包括平面顶表面，顶表面上可安装或吸附半导体组件，诸如第三半导体晶粒103。
118.在一些实施例中，第三半导体晶粒103包括半导体基材138及半导体基材138上的金属特征136。半导体晶粒堆叠200亦可包括基材302上的第一介电封装层360，以便至少部分封装第三半导体晶粒103。第一介电封装层360可包括例如二氧化硅。或，第一介电封装层360可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)。
119.在一些实施例中，第一接合结构310可在第三半导体晶粒103及第一介电封装层360上。第一接合结构310可包括第三半导体晶粒103上的第一前侧接合层312，以及在第一前侧接合层312上及第一介电封装层360的上表面上的第一后侧接合层314。第一前侧接合层312及第一后侧接合层314的材料及形成方法可类似于层间介电质112的材料及形成方法。
120.在一些实施例中，重分配层结构318可在第一接合结构310内。第一接合垫315亦可在第一接合结构310中，以将重分配层结构318连接至第三半导体晶粒103的金属特征136。重分配层结构318及第一接合垫315可由与金属特征136的材料相同或不同的导电材料形成。
121.在一些实施例中，第一半导体晶粒101及第二半导体晶粒102可安装于且接合至第一背面接合层314上。第一半导体晶粒101及第二半导体晶粒102可各个具有彼此相同或不同的结构及功能。此外，第一半导体晶粒101及第二半导体晶粒102各自可具有与第三半导体晶粒103相同或不同的结构及功能。第二介电封装层362亦可在第一后侧接合层314上，以便至少部分封装第一半导体晶粒101及第二半导体晶粒102。第二介电封装层362的材料可与第一介电封装层360的材料相同或不同。
122.在一些实施例中，第一半导体晶粒101可包括接合至第一后侧接合层314的半导体基材118、半导体基材118上的金属间介电层414及金属间介电层414中的金属特征116。金属特征116亦可通过导电通孔150连接至重分配层结构318。
123.在一些实施例中，第二半导体晶粒102可包括接合至第一后侧接合层314的半导体基材128、半导体基材128上的金属间介电层514及金属间介电层514中的金属特征116。金属特征126亦可通过导电通孔150连接至重分配层结构318。
124.在一些实施例中，第二接合结构320可在第一半导体晶粒101及第二半导体晶粒102上。第二接合结构320可包括第二前侧接合层332，其可由与第一接合结构310相同的材料形成。
125.在一些实施例中，第一半导体晶粒101及第二半导体晶粒102可在半导体晶粒堆叠200中，以便由区域301(例如，晶粒间缝隙)分离开。区域301可包括其中的防翘曲缝隙填充结构390。防翘曲缝隙填充结构390可有助于减少半导体晶粒堆叠200的应力感生翘曲，且具体而言，可有助于减少基材302(例如，晶圆/载体基材)的应力感生翘曲。
126.在一些实施例中，防翘曲缝隙填充结构390可包括在第二半导体晶粒102及第三半导体晶粒103的侧壁上的区域301中、以及在区域301的底部的第一介电封装材料364，使得防翘曲缝隙填充结构390的底部由第一介电封装材料364组成。第一介电封装材料364的上表面可与第二前侧接合层332的上表面共面，且第一介电封装材料364的厚度可沿区域301的底部、第二半导体晶粒102及第三半导体晶粒103的侧壁、以及第二接合结构320的侧壁基本均匀。
127.在一些实施例中，第一介电封装材料364可由与第二介电封装层362相同的材料形成。第一介电封装材料364可由密度小于二氧化硅的介电材料形成。具体而言，第一介电封装材料364可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一或多者。第一介电封装材料364可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布、或叠层形成。
128.在一些实施例中，防翘曲缝隙填充结构390亦可包括第二介电封装材料柱366，其可在区域301中第一介电封装材料364上。第二介电封装材料柱366的上表面可与第一介电
封装材料364的上表面以及第二前侧接合层332的上表面共面。第二介电封装材料柱366的最下表面可在一高度(图2b中的y方向上)处，前述高度小于第一半导体晶粒101的半导体基材118的最上表面的高度，且小于第二半导体晶粒102的半导体基材128的最上表面的高度。
129.第二介电封装材料柱366亦可由密度低于二氧化硅的介电材料形成。具体而言，第二介电封装材料柱366可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一或多者。第二介电封装材料柱366可由具有不同于第一介电封装材料364的材料的物理性质(例如，密度、热膨胀系数等)的材料形成。
130.在一些实施例中，第二介电封装材料柱366可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布或叠层形成。第二介电封装材料柱366可形成为在第二介电封装材料柱366中产生孔隙区368。具体而言，可设定第二介电封装材料柱366形成中的处理条件(例如，压力、温度、沉积速率、气体流速等)，以促进孔隙区368的形成。孔隙区368可是空白的，或可含有以下各者中的一或多者：诸如空气或氮气的气体材料、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的介电材料。
131.在一些实施例中，孔隙区368可位于区域301横向(即，图2b的x方向)上的中心部分。孔隙区368的整个周边可由第二介电封装材料柱366限定，且围绕孔隙区368的第二介电封装材料柱366的厚度可基本均匀。孔隙区368的形状可具有基本矩形的横截面，其纵向为y方向，如图2b中所示。孔隙区368的形状亦可具有非矩形的横截面(例如，泪滴状、椭圆形、圆形等)。在孔隙区368的纵向上的孔隙区368的长度可大于金属间介电层414的厚度且大于金属间介电层514的厚度。孔隙区368的最下边缘可在一高度处，前述高度小于金属间介电层414的高度(在图2b的y方向上)且小于金属间介电层514的高度。此外，孔隙区368的最上边缘可在一高度处，前述高度大于金属间介电层414的高度且大于金属间介电层514的高度。
132.在一些实施例中，半导体晶粒堆叠200可包括钝化层338，其在第一半导体晶粒101及第二半导体晶粒102上(例如，直接或间接地)、且在区域301中防翘曲缝隙填充结构390上。金属凸块340可在钝化层338中，以便接触连接至第一半导体晶粒101的金属特征116及第二半导体晶粒102的金属特征126的金属接合垫326。
133.图2c图示替代实施例的半导体晶粒堆叠250。在前述实施例中，半导体晶粒堆叠250可具有与半导体晶粒堆叠200相同的一些元件以及与半导体晶粒堆叠200不同的一些元件。半导体晶粒堆叠250可包括第三半导体晶粒103a，其可具有不同于半导体晶粒103的结构及功能。具体而言，第三半导体晶粒103a中的金属特征136在数目及位置上可不同于第三半导体晶粒103中的金属特征136。
134.在一些实施例中，半导体晶粒堆叠250可包括具有不同于第一介电封装层360的结构的第一介电封装层360a。举例而言，在第三半导体晶粒103a的一侧，第一介电封装层360a可包括第二介电封装材料柱366a，且在第三半导体晶粒103a的相对侧上，第一介电封装层360a可包括类似于半导体晶粒堆叠200中防翘曲缝隙填充结构390的防翘曲缝隙填充结构
390(例如，第一介电封装材料364、第二介电封装材料柱366、及孔隙区368)。第二介电封装材料柱366a不包括其中的孔隙区368。亦即，第二介电封装材料柱366a可是实体第二介电封装材料，且贯穿第二介电封装材料柱366a整体具有均匀的密度。第二介电材料柱366a在横向(例如，图2c中的x方向)上亦可具有小于第二介电封装材料柱366宽度的宽度。
135.第一介电封装层360a可例如通过在第三半导体晶粒103a上方沉积第一介电封装材料364来形成，且形成(例如，同时形成)第三半导体晶粒103一侧上的第二介电封装材料柱366a及第三半导体晶粒103另一侧上的第二介电封装材料柱366(包括孔隙368)。举例而言，可在第三半导体晶粒103a及第一介电封装层360a上方沉积光阻剂层(未显示)。光阻剂层可经光学微影术图案化。可执行蚀刻制程以在第三半导体晶粒103a的一侧上形成对应于第二介电封装材料柱366a的第一沟槽，以及在第三半导体晶粒103a的相对侧上形成对应于第二介电封装材料柱366的第二沟槽。第二介电封装材料可沉积(例如，同时沉积)于第一沟槽中以形成第二介电封装材料柱366a、以及沉积于第二沟槽中以形成第二介电封装材料柱366(包括孔隙区368)。
136.第一接合结构310可在第三半导体晶粒103a及第一介电封装层360a(例如，第一介电封装材料364，其中第二介电封装材料柱366a在第三半导体晶粒103a的一侧上，且第二介电封装材料柱366在第三半导体晶粒103a的相对侧上)上方。在一些实施例中，半导体晶粒堆叠250可包括在结构上不同于重分配层318的重分配层结构318a，以便提供连接至半导体晶粒堆叠101a中的金属特征136。
137.在一些实施例中，第一半导体晶粒101及第二半导体晶粒102可在第一后侧接合层314上，以便由区域301a(例如，晶粒间缝隙)分离开。区域301a可具有一宽度(例如，在图2c中的x方向上)，前述宽度大于半导体晶粒堆叠的区域301a的宽度。区域301a可包括防翘曲缝隙填充结构395，前述结构可有助于减少半导体晶粒堆叠250的应力感生翘曲，尤其可有助于减少基材302(例如，晶圆/载体基材)的应力感生翘曲。
138.第二介电封装层362a亦可在第一后侧接合层314上，以便至少部分封装第一半导体晶粒101及第二半导体晶粒102。第二介电封装层362a的材料可与第一介电封装层360a层的材料相同或不同。
139.区域301a中的防翘曲缝隙填充结构395可不同于半导体晶粒堆叠200的区域301中的防翘曲缝隙填充结构390。具体而言，区域301a中防翘曲缝隙填充结构395可包括区域301a中的第一介电封装材料364、第一介电封装材料364中的第二介电封装材料柱366、及第二介电封装材料柱366中的孔隙区368。此外，不具有孔隙区368的一或多个第二介电封装材料柱366a亦可在第一介电封装材料364中。第二介电封装材料柱366、366a的最下表面可在一高度(在图2c中的y方向上)处，前述高度小于第一半导体晶粒101的半导体基材118的最上表面的高度，且小于第二半导体晶粒102的半导体基材128的最上表面的高度。如图2c中所示，孔隙区368可在第二介电封装材料柱366中，第二介电封装材料柱366在区域301a的中心部分之外，诸如在区域301a的最靠近第一半导体晶粒101的一侧上。在防翘曲缝隙填充结构395在不同位置的第二介电封装材料柱366中，可存在具有各种形状、大小及成分的多个孔隙区368。在孔隙区368的纵向上的孔隙区368的长度可大于金属间介电质层414的厚度且大于金属间介电质514的厚度。孔隙区368的最下边缘可在一高度处，前述高度小于金属间介电层414的高度(在图2c的y方向上)及金属间介电层514的高度。此外，孔隙区368的最上
边缘可在一高度处，前述高度大于金属间介电层414的高度且大于金属间介电层514的高度。
140.可在第一介电封装材料364中的第二介电封装材料柱366、366a的大小及数目可取决于区域301a的宽度。举例而言，随着区域301a的宽度增加，可在第一介电封装材料364中的第二介电封装材料的柱366、366a的大小及/或数目亦可增加。
141.如上所述，在防翘曲缝隙填充结构90、95、390、395中，第一介电材料64、364的第一密度可不同于第二介电材料柱66、366、366a的第二密度。然而，第一密度及第二密度中的各者可大于、等于、或小于sio2的密度。防翘曲缝隙填充结构90、95、390、395与传统的晶粒间缝隙填充(例如，完全sio2)相比，可导致晶圆的较低变形(例如，翘曲)。
142.举例而言，在高温处理(例如，约350℃之上的处理)之后的冷却制程期间，晶圆可发生变形，因为防翘曲缝隙填充结构90、95、390、395的膨胀量可不同于相邻于区域1、301、301a的晶粒(例如，晶圆)的膨胀量。在防翘曲缝隙填充结构90、95、390、395的密度小于sio2密度的实施例中，防翘曲缝隙填充结构90、95、390、395可减少晶圆的变形(翘曲)，诸如在冷却制程期间。因此，在一些实施例中，第一介电材料64、364及/或第二介电材料柱66、366、366a的密度可小于sio2的密度，因为与仅使用sio2作为区域1、301、301a中的缝隙填充介电材料的组态相比，这个组态在通过热应力及冷却而经挤压之后可产生较小的变形。
143.然而，当防翘曲缝隙填充结构90、95、390、395的密度大于sio2时，亦可提供防翘曲。具体而言，当第一介电材料64、364的第一密度及/或第二介电材料柱66、366、366a的第二密度大于sio2的密度时，防翘曲缝隙填充结构90、95、390，395通常可充当应力间隔的阻障，以避免缝隙填充材料完全为sio2时可出现的大缝隙填充材料裂纹。因此，举例而言，当第二介电材料柱66、366、366a的第二密度大于sio2的密度时，柱66、366、366a可提供第一介电材料64、364的部分隔离。此外，柱66、366、366a可作为孔隙68、368与第一介电材料64、364之间的包层，且有助于避免第一介电材料64、364中的裂纹。亦即，防翘曲缝隙填充结构90、95、390、395可通过使用复合材料充当边界应力控制，其中第一介电材料64、364的第一密度不同于第二介电材料的柱66、366、366a的第二密度。
144.此外，孔隙68、368亦可诸如在高温处理之后的冷却制程期间用作减少晶圆变形(例如，翘曲)。其中一原因可是，当防翘曲缝隙填充结构90、95、390、395中产生热膨胀应力时，可挤压孔隙68、368以减小防翘曲缝隙填充结构90、95、390、395对晶圆的影响。
145.图3a至图3f图示根据一些实施例的形成半导体晶粒堆叠200的方法。
146.如图3a中所示，在一些实施例中，第三半导体晶粒103可堆叠于基材302上。第三半导体晶粒103可包括基材138、嵌入imd层内的金属特征136(包括金属线及金属通孔)、及密封环120。可在第三半导体晶粒103上形成第一前侧接合层312。包含第一介电封装材料364的第一介电封装层360可形成于基材302上，以便封装(例如，至少部分封装)第三半导体晶粒103。可执行平坦化制程(例如，化学机械研磨(chemical-mechanical planarization，cmp))以平坦化第一介电封装层360的顶表面及第一前侧接合层312的顶表面，以使其共面。
147.如图3b中所示，在一些实施例中，可在第一前侧接合层312及第一介电封装层360的顶表面上形成第一后侧接合层314。可在第一后侧接合层314中形成重分配层结构318。可形成第一接合垫315，以便将重分配层结构318电连接至嵌入于第三半导体晶粒103的imd层内的金属特征136中的一或多者。在一些实施例中，第一半导体晶粒101及第二半导体晶粒
102可堆叠于(例如，接合至)第一后侧接合层314上，使得区域301(例如，晶粒间缝隙)存在于第一半导体晶粒101与第二半导体晶粒102之间。
148.如图3c中所示，在一些实施例中，第一介电封装材料364的层可沉积于第一半导体晶粒101及第二半导体晶粒102上方以及存在于第一半导体晶粒101与第二半导体晶粒102之间的区域301中，以形成第二介电封装层362。第二介电封装层362可至少部分封装第一半导体晶粒101及第二半导体晶粒102。可沉积第一介电封装材料364的层，以便在区域301的底部以及在第一半导体晶粒101及第二半导体晶粒102中的各者的侧壁上共形地形成。第一介电封装材料364的层可形成，使得区域301底部的第一介电封装材料364的上表面可形成于一高度(图3c中的y方向)处，前述高度小于第一半导体晶粒101的半导体基材118的最上表面的高度，且小于第二半导体晶粒102的半导体基材128的最上表面的高度。如上所述，第一介电封装材料364的层可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布、或叠层形成。
149.如图3d中所示，在一些实施例中，第二介电封装材料层366l可沉积于第二介电封装层362上以及区域301中。第二介电封装材料层366l可沉积(例如，共形地沉积)，以便在第二介电封装材料中形成孔隙区368。第二介电封装材料层366l可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布、或叠层形成。可选择第二介电封装材料层366l的形成中的处理条件(例如，压力、温度、沉积速率、气体流速等)，以便促进孔隙区368的形成。
150.在一些实施例中，孔隙区368可位于区域301横向(即，图3d中的x方向)上的中心部分。孔隙区368的整个周边可由第二介电封装材料限定，且围绕孔隙区368的第二介电封装材料的厚度可基本均匀。孔隙区368的形状可具有基本矩形的横截面，其纵向在y方向上，如图3d中所示。孔隙区368的形状亦可具有非矩形的横截面(例如，泪滴状、椭圆形、圆形等)。
151.如图3e中所示，在一些实施例中，可执行平坦化(例如，cmp)制程以形成防翘曲缝隙填充结构390，包括第二介电封装材料柱366。平坦化可使第一介电封装材料364的顶表面、第二介电封装材料柱366的顶表面、第二前侧接合层332的顶表面在防翘曲缝隙填充结构390中共面。
152.如图3f中所示，在一些实施例中，钝化层338可形成于第二前侧接合层332上及区域301中形成的防翘曲缝隙填充结构390(例如，第一介电封装材料364、第二介电封装材料柱366、及孔隙区368)上。可在钝化层338中形成金属凸起340，以便将金属凸起340电连接至第一半导体晶粒101的金属特征116及第二半导体晶粒102的金属特征126。
153.图4a至图4e图示根据一些实施例的形成半导体晶粒堆叠200的方法。图4a至图4e的方法亦可用于形成具有一些变化的半导体晶粒堆叠250。
154.如图4a中所示，在一些实施例中，第三半导体晶粒103可堆叠于基材302上。可在第三半导体晶粒103上形成第一前侧接合层312。第一介电封装材料364可形成于基材302上，以便至少部分封装第三半导体晶粒103。第一介电封装材料364可形成于第三半导体晶粒
103的侧壁及第一前侧接合层312的侧壁上。第一介电封装材料364及第一前侧接合层312可经历cmp，使得第一介电封装材料364的上表面及第一前侧接合层312的上表面共面。
155.可在第一介电封装材料364的上表面及第一前侧接合层312的上表面上形成第一后侧接合层314。第一后侧接合层314可与第一前侧接合层312对准，接着可执行退火操作以将接合层312、314接合在一起。可在第一后侧接合层314中形成重分配层结构318，且可形成第一接合垫315以将重分配层结构318连接至嵌入于第三半导体晶粒103的imd层内的金属特征136中的一或多者。
156.第一半导体晶粒101及第二半导体晶粒102可堆叠于且接合至第一后侧接合层314上。第一半导体晶粒101及第二半导体晶粒102可堆叠于第一后侧接合层314上，使得在第一半导体晶粒101与第二半导体晶粒102之间形成区域301(见图3b)。可在第一半导体晶粒101及第二半导体晶粒102上形成第二前侧接合层332。
157.如图4a中所示，在一些实施例中，第一介电封装材料364的层可沉积于第一半导体晶粒101及第二半导体晶粒102上以及区域301中，以形成至少部分封装第一半导体晶粒101及第二半导体晶粒102的第二介电封装层362。第一介电封装材料364的层可沉积，以便形成于区域301的底部以及第一半导体晶粒101及第二半导体晶粒102的侧壁上。如上所述，第一介电封装材料364的层可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布、或叠层形成。
158.在一些实施例中，第一介电封装材料364的层可经平坦化(例如，通过化学机械研磨(chemical-mechanical planarization，cmp))，使得区域301中第一介电封装材料364的上表面与第二前侧接合层332的上表面共面。
159.如图4b中所示，在一些实施例中，光阻剂遮罩403可沉积于第一介电封装材料364的上表面及第二前侧接合层332的上表面上。光阻剂遮罩403可经光学微影术图案化以形成孔403a，使得区域301中第一介电封装材料364的上表面可经曝光。
160.如图4c中所示，可经由光阻剂遮罩403中的孔403a蚀刻(例如，湿式蚀刻、干式蚀刻等)第一介电封装材料364的经曝光上表面，在第一介电封装材料364中形成沟槽405。随后可通过灰化、溶解光阻剂遮罩403或通过在蚀刻制程期间消耗光阻剂遮罩403来移除光阻剂遮罩403。可形成沟槽405，使得区域301底部的第一介电封装材料364的上表面可形成于一高度(图4c中的y方向)处，前述高度小于第一半导体晶粒101的半导体基材118的最上表面的高度，且小于第二半导体晶粒102的半导体基材128的最上表面的高度。
161.在形成沟槽405之后，第一介电封装材料364可设置于区域301中第一半导体晶粒101及第二半导体晶粒102的侧壁上、以及在区域301的底部，使得第一介电封装材料364的厚度沿沟槽405的底表面、第一半导体晶粒101及第二半导体晶粒102的侧壁、及第二前侧接合层332的侧壁基本均匀。
162.如图4d中所示，在一些实施例中，第二介电封装材料层366l可沉积于第二前侧接合层332上、第一介电封装材料364上及沟槽405中。可沉积第二介电封装材料层366l以在第二介电封装材料中形成孔隙区368。第二介电封装材料层366l可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、低压化
学气相沉积(low pressure chemical vapor deposition，lpcvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、旋装涂布、或叠层形成。可选择第二介电封装材料层366l的沉积中的处理条件(例如，压力、温度、沉积速率、气体流速等)，以促进孔隙区368的形成。
163.在一些实施例中，孔隙区368可位于区域301/沟槽405在横向(即，图4d的x方向)上的中心部分中。在一些实施例中，孔隙区368的整个周边可由第二介电封装材料限定。围绕孔隙区368的第二介电封装材料的厚度可基本均匀。在一些实施例中，如图4d中所示，孔隙区368的形状可具有基本矩形的横截面，其纵向在y方向上。孔隙区368的形状另外可具有非矩形的横截面(例如，泪滴状、椭圆形、圆形等)。
164.如图4e中所示，在一些实施例中，可移除第二介电封装材料层366l的一部分，以便在防翘曲缝隙填充结构390中形成第二介电封装材料柱366。平坦化制程可用于将区域301中防翘曲缝隙填充结构390的表面与第二前侧接合层332的上表面平坦化。亦即，第一介电封装材料364的上表面及第二介电封装材料柱366的上表面可与第二前侧接合层332的上表面共面。这可例如通过包括化学机械研磨(chemical-mechanical planarization，cmp)的平坦化方法来执行。
165.在一些实施例中，钝化层338可形成于第二前侧接合层332上及形成于区域301中的防翘曲缝隙填充结构390(例如，第一介电封装材料364、第二介电封装材料的柱366、及孔隙区368)上。金属凸块340可形成于钝化层338中，以便将金属凸块电连接至金属特征116、126，以形成半导体晶粒堆叠200(例如，见图3f)。
166.参考图5，提供形成半导体元件50、200的方法。在步骤501中，第一半导体晶粒10、101可安装于基材2、302上。举例而言，第一半导体晶粒10、101可堆叠且安装于基材2、302上。在步骤502中，第二半导体晶粒20、102可安装于基材2上，使得第一半导体晶粒10、101与第二半导体晶粒20、102可由区域1、301分离开。在替代实施例中，第一半导体晶粒10、102及第二半导体晶粒20、102可堆叠且安装于第三半导体晶粒103上方的第一接合结构310上，而非堆叠且安装于基材2、302上。在步骤503中，可在区域1、301中第一半导体晶粒10、102及第二半导体晶粒20、102上方以及第一半导体晶粒10、102与第二半导体晶粒20、102之间形成(例如，共形地形成)第一介电材料64、364。第一介电材料64、364亦可用于形成介电封装层362。如上所提及，第一介电材料64、364可具有第一密度。在步骤504中，可在区域1、301中第一介电材料64、364中沉积(例如，共形地沉积)第二介电材料。第二介电材料可具有不同于第一密度的第二密度。然而，第一密度及第二密度中的各者可小于、大于或等于sio2的密度。此外，第二介电材料可包括孔隙区68、368。在步骤505中，第一介电材料64、364的顶表面及第二介电材料的顶表面可经平坦化(例如，通过cmp)以在区域1、301中形成第二介电材料柱66、366。
167.第一介电材料64、364及第二介电材料柱66、366中的各者可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者。孔隙区68、368可包括以下各者中的一或多者：诸如空气或氮气的气体材料、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的介电材料。第二介电材料柱66、366的形成亦可包括在区域1、301中第一半导体晶粒10、
102与第二半导体晶粒20、102之间的中心部分形成孔隙区68、368。
168.参考图6，提供形成半导体元件50、55、200、250的方法。在步骤601中，第一半导体晶粒10、101可安装于基材2、302上。举例而言，第一半导体晶粒10、101可安装(例如，堆叠且安装)基材2、302上。在步骤602中，第二半导体晶粒20、102可安装(例如，堆叠且安装)于基材2、302上，使得第一半导体晶粒10、101与第二半导体晶粒20、102可由区域1、1a、301、301a分离开。在替代实施例中，第一半导体晶粒10、101及第二半导体晶粒20、102可堆叠且安装于形成于第三半导体晶粒103上方的第一接合结构310上，而非堆叠且安装于基材2、302上。在步骤603中，可在区域1、1a、301中第一半导体晶粒10、101与第二半导体晶粒20、102之间形成第一介电材料64、364。第一介电材料64、364可形成于第一半导体晶粒10、101及第二半导体晶粒20、102上方以及区域1、1a、301、301a中。第一介电材料64、364可用于形成介电封装层362、362a。在一些实施例中，第一介电材料64、364可形成于第三半导体晶粒103上方。在这种实施例中，第一接合结构可形成于第三半导体晶粒103以及第一介电材料64、364上方。在这些实施例中，第一介电材料64、364可用于形成介电封装层360、360a。如上所提及，第一介电材料64、364可具有第一密度。在步骤604中，可执行平坦化以使区域1、1a、301、301a中第一介电材料64、364的顶表面与第二前侧接合层332的顶表面平坦化。在步骤605中，可执行光学微影术图案化及蚀刻制程以在区域1、1a、301、301a中第一介电材料64、364中形成沟槽405。在一些实施例中，可执行光学微影术图案化及蚀刻制程以在介电封装层360、360a中第一介电材料64、364中形成沟槽405。
169.第一介电材料64、364的蚀刻制程可包括：在第一介电材料64、364上形成光阻剂遮罩403，在第一介电材料64、364上方的光阻剂遮罩403中形成开口403a，及蚀刻第一介电材料64、364穿过光阻剂遮罩403中的开口403a以形成沟槽405。在步骤606中，可在区域1、1a、301中第一介电材料64、364上方沉积(例如，共形地沉积)第二介电材料66、366。第二介电材料66、366可具有不同于第一密度的第二密度。然而，第一密度及第二密度中的各者可小于、大于或等于sio2的密度，且第二介电材料66、366可包括孔隙区68、368。在步骤607中，第一介电材料64、364的顶表面及第二介电材料66、366的顶表面可平坦化(例如，通过cmp)以形成第二介电材料的柱66、366。在一些实施例中，第二介电材料的柱66、366可形成于区域1、1a、301、301a中。
170.在图6的方法中，蚀刻第一介电材料64、364以形成沟槽405可包括在第一介电材料364中蚀刻多个沟槽405，且形成第二介电材料66、366可包括分别在多个沟槽405中形成多个第二介电材料柱66、66a、366、366a。在这种情况下，孔隙区68、368可形成于多个第二介电材料柱66、66a、366、366a的第二介电材料柱66、366中。
171.在图6的方法中，第一介电材料64、364及第二介电材料柱66、66a、366、366a中的各者可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者。孔隙区68、368可包括以下各者中的一者：诸如空气或氮气的气体材料、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的介电材料。具体而言，第二介电材料柱66、366的形成亦可包括在区域1a的中心部分之外的区域1、301中第一半导体晶粒10、101与第二半导体模20、102之间的中心部分中或在第一介电材料64、364的其他适当区域中形成孔隙区68、368，301a。
172.共同参考图1至图6且根据本揭露的各种实施例，可提供半导体元件。半导体元件50、55、200、250可包括安装于基材2、302上的第一半导体晶粒10、101、安装于基材2、302上且通过区域1、1a、301、301a与第一半导体晶粒10、101分离开的第二半导体晶粒20、102、在区域1、1a、301、301a中第一半导体晶粒10、101与第二半导体晶粒20、102之间且具有第一密度的第一介电材料64、364、及区域1、1a、301、301a中第一介电材料64、364中的第二介电材料柱66、366，第二介电材料具有不同于第一密度的第二密度。第一密度及第二密度中的各者可小于、大于或等于sio2的密度，且第二介电材料柱66、366可包括孔隙区68、368。
173.在半导体元件50、55、200、250的一实施例中，第一介电材料64、364及第二介电材料柱66、366中的各者可包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者。在半导体元件50、55、200、250的另一实施例中，孔隙区68、368可包括以下各者中的一或多者：诸如空气或氮气的气体材料、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(extreme low-k，elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的介电材料。在半导体元件50、200的一实施例中，孔隙区68、368可嵌入于区域1、301中第一半导体晶粒10、101与第二半导体晶粒20、102之间的中心部分中。在半导体元件55、250的一实施例中，第二介电材料柱66、66a、366、366a可包括形成于区域1、301中的第一介电材料64、364中且由第一介电材料64、364分离开的多个第二介电材料柱66、66a、366、366a。在半导体元件55、250的一实施例中，孔隙区68、368可嵌入多个第二介电材料柱66、66a、366、366a的第二介电材料柱66、366内。在一实施例中，半导体元件50、55、200、250可进一步包括安装于基材2、302上的第三半导体晶粒103、安装于第三半导体晶粒103上的第一半导体晶粒101及第二半导体晶粒102、及安装于第三半导体晶粒103上的接合结构310、第一半导体晶粒10、101及第二半导体晶粒20、102接合至接合结构310且通过接合结构310电连接至第三半导体晶粒103。在半导体元件50、55、200、250的一实施例中，区域1、1a、301、301a可在第三半导体晶粒103之上。在一实施例中，半导体元件50、55、200、250可包括集成电路上系统(system on integrated circuit，soic)元件、基材上晶圆上晶片(chip on wafer on substrate，cowos)元件及晶圆上晶片(chip on wafer，cow)元件中的一者。
174.参考图1a至图2c且根据本揭露的各种实施例，可提供半导体元件。半导体元件50、55、200、250可包括安装于基材2、302上的第一半导体晶粒10、101、安装于基材2、302上且通过区域1a、301a与第一半导体晶粒10、101分离开的第二半导体晶粒20、102、在区域1a、301a中第一半导体晶粒10、101与第二半导体晶粒20、102之间且具有第一密度的第一介电材料64、364、及区域1a、301a中第一介电材料64、364中且由第一介电材料64、364分离开的多个第二介电材料柱66、66a、366、366a，第二介电材料具有不同于第一密度的第二密度。此外，多个第二介电材料柱66、66a、366、366a的第一第二介电材料柱366包括孔隙区68、368，且多个柱66、66a、366的第二第二介电材料柱366a包括小于第一柱366宽度的宽度。
175.第一密度及第二密度中的各者可小于、大于或等于sio2的密度，且多个第二介电材料柱66、66a、366、366a的第一第二介电材料柱66、366可包括孔隙区68、368。在一实施例中，半导体元件250可包括安装于基材302上的第三半导体晶粒103、安装于第三半导体晶粒103上的第一半导体晶粒101及第二半导体晶粒102、及在第三半导体晶粒103上且至少部分封装第三半导体晶粒103的介电封装层360a。介电封装层360a可包括第一介电材料364及第
一介电材料364中的多个第二介电材料柱366、366a。介电封装层360a中多个第二介电材料柱366、366a的第三第二介电材料柱366可包括孔隙区368。
176.于一些实施方式中，半导体元件包括安装于基材上的第一半导体晶粒、安装于基材上且与第一半导体晶粒分离的第二半导体晶粒、在第一半导体晶粒与第二半导体晶粒之间且具有第一密度的第一介电材料、及第一介电材料中的第二介电材料柱，第二介电材料具有不同于第一密度的第二密度，且第二介电材料包括孔隙区。于一些实施方式中，第一介电材料及第二介电材料中的各者包含无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者。于一些实施方式中，孔隙区包含以下各者中的一者：空气、氮气、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的一介电材料。于一些实施方式中，孔隙区嵌入于第一半导体晶粒与第二半导体晶粒之间的一中心部分中。于一些实施方式中，第一半导体晶粒包含一第一半导体基材，且第二半导体晶粒包含一第二半导体基材，且第二介电材料柱的一最下表面在一高度处，高度小于第一半导体基材的一最上表面的一高度且小于第二半导体基材的一最上表面的一高度。于一些实施方式中，第一半导体晶粒包含一第一金属间介电层，且第二半导体晶粒包含一第二金属间介电层，且孔隙区在孔隙区的一纵向上的一长度大于第一金属间介电层的一厚度且大于第二金属间介电层的一厚度。于一些实施方式中，半导体元件其进一步包含：安装于基材上的一第三半导体晶粒，第一半导体晶粒及第二半导体晶粒安装于第三半导体晶粒上；及第三半导体晶粒上的一接合结构，第一半导体晶粒及第二半导体晶粒接合至接合结构，且经由接合结构电连接至第三半导体晶粒。于一些实施方式中，第一介电材料在第三半导体晶粒的上。于一些实施方式中，半导体元件包含以下各者中的一者：一集成电路上系统(soic)元件、一基材上晶圆上晶片(cowos)元件及晶圆上晶片(cow)元件。
177.于一些实施方式中，半导体元件的形成方法包含以下步骤：将一第一半导体晶粒安装于一基材上；将一第二半导体晶粒安装于基材上，使得第一半导体晶粒与第二半导体晶粒分离开；在第一半导体晶粒与第二半导体晶粒之间形成一第一介电材料层，第一介电材料层具有一第一密度；及在第一介电材料层中形成一第二介电材料层，第二介电材料层具有不同于第一密度的一第二密度，且第二介电材料层包括一孔隙区。于一些实施方式中，第一介电材料层的形成的步骤包含以下步骤：将第一介电材料层沉积于第一半导体晶粒及第二半导体晶粒上、及第一半导体晶粒与第二半导体晶粒之间，且第二介电材料层的形成的步骤包含以下步骤：在第一介电材料层上沉积第二介电材料层以形成孔隙区。于一些实施方式中，方法，其进一步包含以下步骤：平坦化第一介电材料层及第二介电材料层以形成第一介电材料层的一上表面及与第一介电材料层的上表面共面的第二介电材料层的一上表面。于一些实施方式中，第二介电材料层的形成的步骤包含以下步骤：蚀刻第一介电材料层以形成一沟槽；及在沟槽中沉积第二介电材料层，以便在第二介电材料层中形成孔隙区。于一些实施方式中，第一介电材料层的蚀刻的步骤包含以下步骤：在第一半导体晶粒及第二半导体晶粒上形成一光阻剂遮罩；在第一介电材料层上方的光阻剂遮罩中形成一开口；及经由光阻剂遮罩中开口蚀刻第一介电材料层。于一些实施方式中，第一介电材料层及第二介电材料层中的各者包含以下各者中的一者：无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)。于一些实施
方式中，中孔隙区包含以下各者中的至少一者：空气、氮气、及包括无掺杂硅玻璃(usg)、氟硅玻璃(fsg)、sic、sion、sin、sicn、低k膜、极低k(elk)膜、磷硅玻璃(psg)及四乙氧基硅烷(teos)中的一者的一介电材料。于一些实施方式中，形成第二介电材料层的步骤包含以下步骤：在第一半导体晶粒与第二半导体晶粒之间的一中心部分中形成孔隙区。
178.于一些实施方式中，半导体元件包括第一半导体晶粒、第二半导体晶粒、第一介电材料以及多个第二介电材料柱。安装于一基材上的一第一半导体晶粒。第二半导体晶粒安装于基材上且与第一半导体晶粒分离开。有第一介电材料在第一半导体晶粒与第二半导体晶粒之间，且具有一第一密度。多个第二介电材料柱在第一介电材料中。多个第二介电材料柱由第一介电材料分离开。第二介电材料具有不同于第一密度的一第二密度。多个第二介电材料柱的一第一第二介电材料柱包含一孔隙区。多个第二介电材料柱的一第二第二介电材料柱包含小于第一柱的一宽度的一宽度。于一些实施方式中，半导体元件，其进一步包含：安装于基材上的一第三半导体晶粒，第一半导体晶粒及第二半导体晶粒安装于第三半导体晶粒上；及一介电封装层，其至少部分封装第三半导体晶粒，介电封装层包含第一介电材料及第一介电材料中的多个第二介电材料柱。于一些实施方式中，介电封装层中多个第二介电材料柱的一第三第二介电材料柱包含一孔隙区。
179.前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。