半导体器件的制造方法与流程

1.本公开涉及半导体技术领域，更具体地，涉及一种半导体器件的制造方法。


背景技术：

2.随着超大规模集成电路的迅速发展，半导体芯片的集成度越来越高。在半导体元件的制造过程中，需要采用多道纷繁复杂的工序来形成所需要的半导体器件。金属氧化物半导体晶体管(mosfet，metal-oxide-semiconductor-field-effect transistor)是集成电路中一种重要的基本元器件，其主要由半导体层、栅介质层、栅极导体以及源/漏掺杂区组成。互补金属氧化物半导体(cmos，complementary metal oxide semiconductor)由于可以同时包括n沟道和p沟道场效应晶体管而受到了广泛的应用。
3.然而，在当半导体器件包括平面栅与沟槽栅结构时，在制造过程中，对于沟槽栅区域的半导体层而言，会接触到一些刻蚀剂，导致半导体层的形貌发生改变，进而对后续形成的器件造成影响。
4.因此，希望进一步改进半导体器件的制造方法，从而有效改善上述问题。


技术实现要素：

5.本公开的目的是提供一种改进的半导体器件的制造方法，该制造方法通过在裸露的半导体层上先形成一层保护层，然后再进行去除牺牲层的湿法刻蚀工艺，从而保护了半导体层不易在湿法刻蚀步骤中损伤。
6.根据本公开实施例提供的一种半导体器件的制造方法，包括：在半导体层的第一区域上形成堆叠结构，包括第一栅介质层和牺牲层；在所述半导体层的第一区域和第二区域形成沟槽和位于所述沟槽中的绝缘层，所述半导体层的第一区域和第二区域相连或分隔；在所述第二区域形成有暴露所述沟槽的至少部分的侧壁；在暴露的所述沟槽的侧壁形成保护层；以及湿法刻蚀位于所述第一区域的所述牺牲层，其中，在所述湿法刻蚀的过程中，所述保护层保护所述沟槽的侧壁。
7.可选地，所述第一区域为高压器件区，所述第二区域为低压器件区。
8.可选地，还包括在所述第二区域，经所述沟槽向所述半导体层掺杂以形成掺杂区，其中，在所述掺杂的过程中，所述保护层保护所述沟槽的侧壁。
9.可选地，在所述第二区域，所述保护层还形成在所述半导体层的表面，其中，在所述湿法刻蚀与所述掺杂的过程中，所述保护层还保护所述半导体层的表面。
10.可选地，形成所述沟槽的步骤包括：在所述半导体层的第一区域与第二区域上形成所述第一栅介质层；在所述第一栅介质层的表面形成牺牲层；以及经所述牺牲层刻蚀所述第一栅介质层和所述半导体层以分别在所述第一区域和所述第二区域形成所述沟槽。
11.可选地，形成所述堆叠结构的步骤包括去除所述第二区域上的所述第一栅介质层和所述牺牲层，保留在所述第一区域上的所述第一栅介质层和所述牺牲层作为所述堆叠结构。
12.可选地，在所述第一区域，所述绝缘层作为沟槽隔离贯穿所述第一栅介质层。
13.可选地，形成有暴露所述沟槽的至少部分的侧壁的步骤包括：在所述第二区域，去除所述沟槽中的至少部分所述绝缘层以暴露所述侧壁，位于所述第二区域的所述沟槽的底部的所述绝缘层被保留，其中，被保留的所述绝缘层与位于所述沟槽的侧壁的所述保护层相连。
14.可选地，还包括：在所述第二区域，去除所述保护层与所述沟槽底部的绝缘层，以将所述沟槽重新暴露；以及在所述第二区域，覆盖所述沟槽的内表面形成第二栅介质层。
15.可选地：在所述第一栅介质层表面形成第一栅极导体，在所述第二区域的所述沟槽的内形成第二栅极导体。
16.可选地，所述半导体层的材料包括硅，在形成所述保护层的步骤中，通过热氧化工艺对所述半导体层进行氧化以形成所述保护层。
17.可选地，所述热氧化工艺包括干法氧化工艺和/或湿法氧化工艺，所述牺牲层的材料包括氮化硅，在形成所述保护层的步骤中，所述牺牲层的氧化速率小于所述半导体层的氧化速率。
18.可选地，所述湿法刻蚀的刻蚀剂包括磷酸。
19.根据本公开实施例提供的半导体器件的制造方法，在去除第一区域的牺牲层之前，先在第二区域的裸露的半导体层上形成一层保护层，然后在进行湿法刻蚀工艺去除牺牲层的步骤，该保护层保护了半导体层不易发生损伤，从而改善了半导体层在湿法刻蚀去除牺牲层的步骤中发生形貌改变的问题。
20.进一步地，由于在去除牺牲层的步骤之后，还需要对第二区域的半导体层进行掺杂，虽然该步骤中掺杂杂质的入射能量很高，但依然有保护层保护半导体层，从而降低了在掺杂步骤中半导体层被损伤的风险。
21.该制造方法由于在第二区域中保留了沟槽底部的绝缘层，该绝缘层也能作为保护层，从而在湿法刻蚀和掺杂步骤中保护半导体层。
22.进一步地，在第二区域中，由于保留的绝缘层已经覆盖了沟槽的底部(或者说沟槽最深的地方)，对于沟槽而言，保护层仅需要形成在沟槽侧壁较浅的部分，从而降低了制作保护层的难度。
23.该制造方法由于采用了热氧化工艺形成保护层，高温使得保护层的质量很好，从而能够更加有效地在湿法刻蚀步骤中阻挡刻蚀剂进入到半导体层中。
24.进一步地，由于采用热氧化工艺形成的保护层厚度很薄，半导体层表面与沟槽内表面的形貌几乎不会因保护层发生改变，因此，在去除保护层之后，沟槽内表面依然较为平整，更加有利于在沟槽内表面形成一致性较好的栅介质层。
25.此外，在干法氧化工艺和/或湿法氧化工艺中，氮化硅材料的牺牲层与硅材料的半导体层的氧化选择比较高，因此，在半导体层表面形成保护层后，牺牲层几乎不会受到影响，在后续湿法刻蚀步骤中，牺牲层容易相对于保护层被去除。
26.因此，根据本公开实施例的半导体器件的制造方法提高了产品良率和可靠性。
附图说明
27.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和
优点将更为清楚。
28.图1为本公开第一实施例中半导体器件制造方法的第一结构示意图。
29.图2为本公开第一实施例中半导体器件制造方法的第二结构示意图。
30.图3为本公开第一实施例中半导体器件制造方法的第三结构示意图。
31.图4为本公开第一实施例中半导体器件制造方法的第四结构示意图。
32.图5为本公开第一实施例中半导体器件制造方法的第五结构示意图。
33.图6为去除牺牲层步骤中发生损伤衬底的sem照片。
34.图7为本公开第一实施例中半导体器件制造方法的第六结构示意图。
35.图8为本公开第一实施例中半导体器件制造方法的第七结构示意图。
36.图9为本公开第一实施例中半导体器件制造方法的第八结构示意图。
37.图10为本公开第二实施例中半导体器件制造方法的第一结构示意图。
38.图11为本公开第二实施例中半导体器件制造方法的第二结构示意图。
39.图12为本公开第二实施例中半导体器件制造方法的第三结构示意图。
40.图13为本公开第二实施例中半导体器件制造方法的第四结构示意图。
41.图14为本公开第二实施例中半导体器件制造方法的第五结构示意图。
具体实施方式
42.以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
43.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
44.在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。当然，也可以不按照这些特定的细节来实现本公开。
45.以下将参照附图更详细地描述本公开。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
46.在形成同时包括平面栅与沟槽栅结构的半导体器件时，本公开中第一实施例经过以下步骤进行制造。
47.如图1所示，在半导体层101表面形成隔离层102，并在隔离层102表面形成牺牲层103。
48.在该步骤中，例如采用化学气相沉积(chemical vapor deposition简称cvd)和/或物理气相沉积(physical vapor deposition，pvd)工艺，沿半导体层101的厚度方向依次在半导体层101上沉积隔离层102和牺牲层103。
49.在本实施例中，半导体层101例如为硅衬底，或者具有外延层的硅衬底等，隔离层102的材料包括但不限于氧化硅，牺牲层103的材料包括但不限于氮化硅。在后续去除牺牲层103的步骤中，牺牲层103的刻蚀速率需要大于隔离层102的刻蚀速率。半导体层101具有
第一区域和第二区域，其中，半导体层101的第一区域与第二区域可以相邻，也可以分隔。在一些具体的实施例中，半导体层101的第一区域为高压器件区hv，半导体层101的第二区域为低压器件区，其中，第二区域包括第一低压器件区lv和第二低压器件区llv。
50.进一步地，在牺牲层103中形成多个通孔103a，如图1所示。
51.在本实施例中，例如采用干法刻蚀工艺形成多个通孔103a，多个通孔103a分别对应于半导体层101的第一区域和第二区域，即对应高压器件区hv、第一低压器件区lv以及第二低压器件区llv。
52.进一步地，形成自隔离层102表面向半导体层101中延伸的多个沟槽105，如图2所示。
53.在该步骤中，例如采用干法刻蚀工艺经牺牲层103中的多个通孔103a对隔离层102与半导体层101进行刻蚀，形成多个沟槽105。在本实施例中，具有多个通孔103a的牺牲层103作为刻蚀隔离层102与半导体层101的硬掩模。
54.进一步地，在每个沟槽中填充绝缘层104，如图3所示。
55.在该步骤中，例如先采用cvd和/或pvd工艺，在牺牲层103表面沉积绝缘层104，该绝缘层104还填充在多个沟槽105与多个通孔103a中，之后例如再采用刻蚀或者化学机械抛光(chemical mechanical polishing，cmp)工艺去除位于牺牲层103表面的沉积绝缘层104。在本实施例中，绝缘层104的材料包括但不限于氧化硅。
56.进一步地，在第二区域，去除隔离层102与牺牲层103以暴露半导体层101的表面，如图4所示，其中，剩余在第一区域的隔离层102作为第一栅介质层102a(平面栅介质层)，剩余在第一区域的沟槽105内部的绝缘层104作为沟槽隔离结构。
57.进一步地，在第二区域，去除沟槽105内部的至少部分绝缘层104以暴露至少部分沟槽105的侧壁，如图4所示。在一些具体的实施例中，位于第二区域的沟槽105底部的绝缘层104被保留。
58.在一些其他实施例中，还可以根据需要将位于第二区域的沟槽105内的绝缘层104全部去除。
59.进一步地，采用湿法刻蚀工艺去除位于第一区域的牺牲层，以暴露第一栅介质层102a，如图5所示。
60.在该步骤中，湿法刻蚀工艺的刻蚀剂包括磷酸，在第二区域，由于半导体层101的表面与沟槽105的侧壁裸露，会与磷酸直接接触，使得半导体层101出现缺陷10a、10b、10c，从而造成半导体层101的形貌尤其是沟槽105的轮廓不均匀、不规则，如图6所示。
61.进一步地，在半导体层101的第二区域形成保护层106，如图7所示。
62.在该步骤中，例如通过热氧化工艺形成保护层106，在上个步骤中第二区域的半导体层101的表面与沟槽105内表面被暴露的部分被保护层106覆盖。
63.进一步地，对半导体层101进行掺杂以形成多个掺杂区110、120、130、140，如图8所示。
64.在该步骤中，第一栅介质层102a与保护层106可以降低掺杂杂质的高能量射入对半导体层101的损伤。
65.进一步地，在第二区域，去除保护层106与剩余的绝缘层104，重新暴露沟槽105的内表面，如图9所示。其中，由于在前述湿法刻蚀去除牺牲层103的步骤中，已经对第二区域
的半导体层101的表面和沟槽105内部造成损伤，此时沟槽105侧壁并不平整，在缺陷10b处具有斜面，在缺陷10c处具有台阶。因此，在后续形成沟槽栅介质层时，由于缺陷10b、10c的存在，沟槽栅介质层的一致性较差。进一步地，又由于本实施例的沟槽栅介质层对应低压器件，厚度很薄，因此沟槽105内表面平整度差对很薄的沟槽栅介质层而言会造成的影响更大。
66.为此，本公开提供了第二实施例，该实施例相对于上述第一实施例能够在去除牺牲层的湿法刻蚀步骤中，保护半导体层不易被刻蚀剂损伤。
67.图10至图14出了本公开第二实施例制造半导体器件的方法在一些阶段的截面示意图。
68.在形成如图4所示的半导体结构之后，形成保护层106，如图10所示。
69.在该步骤中，例如通过热氧化工艺对第二区域的半导体层101进行氧化以形成保护层106，其中，热氧化工艺在炉管(furnace，fur)中进行。热氧化工艺一般包括干法氧化、水汽氧化以及湿法氧化，在本公开中，为了保证保护层106的薄膜质量，优选采用干法氧化与湿法氧化形成保护层106，还可以采用干法与湿法交替氧化形成保护层106。采用干法或湿法氧化工艺下形成保护层106的好处是，半导体层101(硅衬底)相对于氮化硅牺牲层103的氧化选择比更高，即牺牲层103的氧化速率小于半导体层101的氧化速率。而且，采用干法或湿法氧化工艺下形成保护层106还可以令保护层106形成的厚度很薄，在后续去除保护层106的工艺之后，对半导体层101的第二区域中沟槽105的侧壁轮廓影响极小。当然，本公开实施例并不限于此，还可以根据需要通过其他工艺形成保护层106，比如沉积工艺等等。
70.进一步地，湿法刻蚀位于第一区域的牺牲层103，以将第一栅介质层102a暴露，如图11所示。
71.在该步骤中，湿法刻蚀工艺中的刻蚀剂包括但不限于磷酸。在本实施例中，保护层106能够保护半导体层101的第二区域在湿法刻蚀工艺中不易发生损伤，从而改善了半导体层101在湿法刻蚀去除牺牲层103的步骤中发生形貌改变的问题。
72.进一步地，对半导体层101进行掺杂以形成多个掺杂区110、120、130、140，如图11所示。
73.在该步骤中，第一栅介质层102a与保护层106作为保护结构，降低掺杂杂质的高能量射入对半导体层101的损伤。在本实施例中，掺杂区110与掺杂区120作为高压阱区，位于高压器件区hv，且掺杂区110与掺杂区120被沟槽隔离结构分隔；掺杂区130作为第一低压阱区，位于第一低压器件区lv中；掺杂区140作为第二低压阱区，位于第二低压器件区llv中。当然，还可以根据需要对掺杂区的数量、结深和掺杂类型进行设置，以及在各阱区中形成cmos器件的源/漏区等。本公开实施例的掺杂步骤并不限于此，此处描述的重点在于保护层106在掺杂步骤中能够保护半导体层101，对于高压器件区hv、第一低压器件区lv、第二低压器件区llv而言，各掺杂区是否同时形成，或者各掺杂区在整个制造工艺中的形成顺序可以根据需要进行设置。
74.进一步地，在第二区域，去除保护层106与剩余的绝缘层104，重新暴露沟槽105的内表面，如图12所示。
75.进一步地，在第二区域，覆盖沟槽105的内表面形成第二栅介质层150，160，如图13所示。
76.在本实施例中，位于第一低压器件区lv的第二栅介质层150厚度大于位于第二低压器件区llv的第二栅介质层160的厚度。
77.进一步地，在第一栅介质层102a上分别形成第一栅极导体(平面栅极导体)171、172，在第一低压器件区lv的和第二低压器件区llv的沟槽内分别形成第二栅极导体(沟槽栅极导体)173、174，如图14所示。
78.本公开还包括一种形成3d存储器件或cmos器件的方法，该方法在根据前文所述的半导体器件的制造方法所获得的半导体器件的基础上，可以形成相应的3d存储器件或cmos器件。并且，可以根据所要形成的3d存储器件或cmos器件的特性来确定第一栅介质层110a和第二栅介质层150、160的厚度，以满足不同3d存储器件或cmos器件对其工作电压的要求。
79.根据本公开实施例提供的半导体器件的制造方法，在去除第一区域的牺牲层之前，先在第二区域的裸露的半导体层上形成一层保护层，然后在进行湿法刻蚀工艺去除牺牲层的步骤，该保护层保护了半导体层不易发生损伤，从而改善了半导体层在湿法刻蚀去除牺牲层的步骤中发生形貌改变的问题。
80.进一步地，由于在去除牺牲层的步骤之后，还需要对第二区域的半导体层进行掺杂，虽然该步骤中掺杂杂质的入射能量很高，但保护层依然可以，从而降低了在掺杂步骤中半导体层被损伤的风险。
81.该制造方法由于在第二区域中保留了沟槽底部的绝缘层，该绝缘层也能，从而在湿法刻蚀和掺杂步骤中保护半导体层。
82.进一步地，在第二区域中，由于保留的绝缘层已经覆盖了沟槽的底部(或者说沟槽最深的地方)，对于沟槽而言，保护层仅需要形成在沟槽侧壁较浅的部分，从而降低了制作保护层的难度。
83.该制造方法由于采用了热氧化工艺形成保护层，高温使得保护层的质量很好，从而能够更加有效地在湿法刻蚀步骤中阻挡刻蚀剂进入到半导体层中。
84.进一步地，由于采用热氧化工艺形成的保护层厚度很薄，半导体层表面与沟槽内表面的形貌几乎不会因保护层发生改变，因此，在去除保护层之后，沟槽内表面依然较为平整，更加有利于在沟槽内表面形成一致性较好的栅介质层。
85.此外，在干法氧化工艺和/或湿法氧化工艺中，氮化硅材料的牺牲层与硅材料的半导体层的氧化选择比较高，因此，在半导体层表面形成保护层后，牺牲层几乎不会受到影响，在后续湿法刻蚀步骤中，牺牲层容易相对于保护层被去除。
86.因此，根据本公开实施例的半导体器件的制造方法提高了产品良率和可靠性。
87.在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
88.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。