三维半导体器件以及包括三维半导体器件的电子系统的制作方法

三维半导体器件以及包括三维半导体器件的电子系统
1.相关申请的交叉引用
2.本技术要求2021年5月6日向韩国知识产权局递交的韩国专利申请no.10-2021-0058682的优先权，其整体公开一并于此以作参考。
技术领域
3.本发明构思的实施例涉及三维半导体存储器件以及包括该三维半导体存储器件的电子系统，并且更具体地，涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造它的方法、以及包括它的电子系统。


背景技术：

4.能够存储大量数据的半导体器件可以用于需要数据存储的电子系统中。半导体器件已经高度集成以满足客户所期望的高性能和低制造成本的目标。典型的二维半导体器件或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其可以受到用于形成精细图案的技术水平的很大影响。然而，用于提高图案精细度的工艺设备可能昂贵，并且可能对提高二维半导体器件或平面半导体器件的集成度设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件，以增加集成密度。


技术实现要素：

5.本发明构思的一些实施例可以提供可靠性和电特性得到改善的三维半导体存储器件及其简化制造方法。
6.本发明构思的一些实施例可以提供包括三维半导体存储器件的电子系统。
7.本发明构思的实施例不限于上述实施例，并且本领域技术人员将从以下描述清楚地理解本发明构思的其他实施例。
8.根据本发明构思的一些实施例，一种三维半导体存储器件可以包括：衬底；多个堆叠结构，各自包括交替地且重复地堆叠在所述衬底上的多个层间介电层和多个栅电极；多个竖直沟道结构，贯穿多个堆叠结构；以及分离结构，沿第一方向在多个堆叠结构之间延伸。分离结构可以包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构可以在第二方向上与多个竖直沟道结构间隔开。第二方向可以与第一方向相交，而第三方向可以大体垂直于由第一方向和第二方向形成的平面。
9.根据本发明构思的一些实施例，一种三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区，接触区在第一方向上与单元阵列区相邻；外围电路结构，包括第一衬底上的多个外围晶体管；第二衬底，在所述外围电路结构上，所述第二衬底从所述单元阵列区朗向所述接触区延伸；多个堆叠结构，包括交替地且重复地堆叠在所述第二衬底上的多个层间介电层和多个栅电极；源极结构，在第二衬底与多个堆叠结构之间；平坦化介电
层，在多个堆叠结构上；多个竖直沟道结构，贯穿所述平坦化介电层、所述多个堆叠结构、以及所述源极结构，并与所述第二衬底物理接触；上介电层，在所述多个堆叠结构的顶面、所述平坦化介电层的顶面以及所述多个竖直沟道结构的顶面上；多个单元接触插塞，在接触区上，单元接触插塞贯穿上介电层和平坦化介电层，单元接触插塞与多个堆叠结构的多个栅电极物理接触；以及分离结构，在第一方向上延伸穿过多个堆叠结构。分离结构可以包括：多个第一部分，每个具有沿大体垂直于第二衬底的第二方向上延伸的柱状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。每个第二部分的侧壁可以具有形状像沿第一方向延伸的压花线的轮廓。
10.根据本发明构思的一些实施例，电子系统可以包括：三维半导体存储器件，包括：衬底，包括交替地且重复地堆叠在衬底上的多个层间介电层和多个栅电极的多个堆叠结构，贯穿多个堆叠结构的多个竖直沟道结构，沿第一方向延伸穿过多个堆叠结构的分离结构，在多个堆叠结构的顶面以及多个竖直沟道结构的顶面上的上介电层，以及在上介电层上的输入/输出焊盘；以及控制器，通过输入/输出焊盘与三维半导体存储器件电连接，并被配置为控制三维半导体存储器件。分离结构可以包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构可以在第二方向上与多个竖直沟道结构间隔开。第二方向可以与第一方向相交，而第三方向可以大体垂直于由第一方向和第二方向形成的平面。
附图说明
11.图1示出了简化框图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
12.图2示出了简化透视图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
13.图3和图4分别示出了沿图2的线i-i
′
和ii-ii
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截取的截面图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装。
14.图5a示出了平面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
15.图5b、图5c和图5d分别示出了沿图5a的线i-i
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、ii-ii
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和iii-iii
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截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
16.图6和图7示出了图5a所示的部分a的放大截面图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
17.图8示出了图5b所示的部分b的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
18.图9a、图10a、图11a和图12a示出了平面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
19.图9b、图9c、图10b至图10d、图11b至图11d、图12b和图12c示出了沿图9a、图10a、图11a和图12a的线i-i
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、ii-ii
′
和iii-iii
′
截取的截面图，其示出了根据本发明构思的一些
实施例的制造三维半导体存储器件的方法。
20.图13示出了沿图5a的线ii-ii’截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
21.图14示出了平面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
具体实施方式
22.参考附图，下面将详细描述根据本发明构思的一些实施例的三维半导体存储器件、制造它的方法、以及包括它的电子系统。应当理解，虽然可以在本文使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。因此，例如，在不脱离本发明构思的教义的情况下，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。也即，所有实施例和/或任意实施例的特征能够用任意方式和/或组合来予以组合。
23.图1示出了简化框图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
24.参考图1，根据本发明构思的一些实施例的电子系统1000可以包括三维半导体存储器件1100以及电连接到三维半导体存储器件1100的控制器1200。电子系统1000可以是包括一个或多个三维半导体存储器件1100的存储设备，或者可以是包括该存储设备的电子设备。例如，电子系统1000可以是固态驱动器(ssd)设备、通用串行总线(usb)、计算系统、医疗设备或通信设备，其中的每一个包括一个或多个三维半导体存储器件1100。
25.三维半导体存储器件1100可以是非易失性存储器件，例如下面将描述的三维nand闪存器件。三维半导体存储器件1100可以包括第一区1100f以及第一区1100f上的第二区1100s。例如，第一区1100f可以设置在第二区1100s的一侧上。第一区1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130在内的外围电路区。第二区1100s可以是存储单元区，该存储单元区包括位线bl、公共源极线csl、字线wl、第一线ll1和ll2、第二线ul1和ul2、以及位线bl与公共源极线csl之间的存储单元串cstr。
26.在第二区1100s上，存储单元串cstr中的每一个可以包括与公共源极线csl相邻的第一晶体管lt1和lt2、与位线bl相邻的第二晶体管ut1和ut2、以及布置在第一晶体管lt1和lt2与第二晶体管ut1和ut2之间的存储单元晶体管mct。根据本发明构思的不同实施例，第一晶体管lt1和lt2以及第二晶体管ut1和ut2的数量可以不同地改变。
27.例如，第一晶体管lt1和lt2可以包括地选择晶体管，而第二晶体管ut1和ut2可以包括串选择晶体管。第一线ll1和ll2可以分别是第一晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极。第二线ul1和ul2可以分别是第二晶体管ut1和ut2的栅电极。
28.例如，第一晶体管lt1和lt2可以包括串联连接的第一擦除控制晶体管lt1和地选择晶体管lt2。第二晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和第二擦除控制晶体管ut2。第一擦除控制晶体管lt1和第二擦除控制晶体管ut2中的一个或两个可以用于
执行使用栅极感应漏极泄漏(gidl)现象擦除存储单元晶体管mct中存储的数据的擦除操作。
29.公共源极线csl、第一线ll1和ll2、字线wl、以及第二线ul1和ul2可以通过从第一区1100f朝向第二区1100s延伸的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一区1100f朝向第二区1100s延伸的第二连接线1125电连接到页缓冲器1120。
30.在第一区1100f上，解码器电路1110和页缓冲器1120可以被配置为对多个存储单元晶体管mct中的至少一个选择存储单元晶体管执行控制操作。逻辑电路1130可以被配置为控制解码器电路1110和页缓冲器1120。三维半导体存储器件1100可以被配置为通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区1100f朝向第二区1100s延伸的输入/输出连接线1135电连接到逻辑电路1130。
31.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。例如，电子系统1000可以包括多个三维半导体存储器件1100，并且在这种情况下，控制器1200可以被配置为控制多个三维半导体存储器件1100。
32.处理器1210可以被配置为控制包括控制器1200在内的电子系统1000的整体操作。处理器1210可以被配置为基于某些固件进行操作，并且可以被配置为控制nand控制器1220访问三维半导体存储器件1100。nand控制器1220可以包括被配置为处理与三维半导体存储器件1100的通信的nand接口1221。nand接口1221可以用于通过该nand接口1221传输旨在控制三维半导体存储器件1100的控制命令、旨在对三维半导体存储器件1100的存储单元晶体管mct进行写入的数据、以及/或者旨在从三维半导体存储器件1100的存储单元晶体管mct读取的数据。主机接口1230可以被配置为向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，三维半导体存储器件1100可以响应于控制命令而被处理器1210控制。
33.图2示出了简化透视图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统。
34.参照图2，根据本发明构思一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和动态随机存取存储器(dram)2004。半导体封装2003和dram2004可以通过设置在主板2001中的布线图案2005连接到控制器2002。
35.主板2001可以包括连接器2006，该连接器2006包括被设置为与外部主机连接的多个引脚。连接器2006中的多个引脚的数量和布置可以基于电子系统2000和外部主机之间的通信接口而变化。电子系统2000可以通过以下项中的一个或更多个接口与外部主机通信：通用串行总线(usb)、外围组件互连快速(pcie)、串行高级技术附件(sata)和/或用于通用闪存(ufs)的m-phy。例如，电子系统2000可以使用从外部主机通过连接器2006供应的电力来运行。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装2003的电源管理集成电路(pmic)。
36.控制器2002可以被配置为向半导体封装2003写入数据，可以被配置为从半导体封装2003读取数据，或者可以被配置为提高电子系统2000的运行速度。
37.dram 2004可以是被配置为减小外部主机与用作数据存储空间的半导体封装2003之间的速度差的缓冲存储器。电子系统2000中包括的dram2004可以被配置为用作高速缓冲
存储器，并且可以在半导体封装2003的控制操作中提供用于临时数据存储的空间。当dram2004被包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装2003的nand控制器，还可以包括用于控制dram2004的dram控制器。
38.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、在半导体芯片2200中的底面上的粘合层2300、将半导体芯片2200与封装衬底2100电连接的连接结构2400、以及模塑层2500，该模塑层2500位于封装衬底2100上以及位于半导体芯片2200和连接结构2400上并至少部分地覆盖半导体芯片2200和连接结构2400。
39.封装衬底2100可以是包括封装上焊盘2130的集成电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。每个输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和竖直沟道结构3220。每个半导体芯片2200可以包括将在下面描述的三维半导体存储器件。
40.例如，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以以布线接合方式彼此电连接，并且可以与封装衬底2100的封装上焊盘2130电连接。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个上，半导体芯片2200可以使用硅通孔(tsv)代替连接结构2400或接合线而彼此电连接。
41.例如，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独插入衬底上，并且可以通过设置在插入衬底中的线路彼此连接。
42.图3和图4分别示出了沿图2的线i-i
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和ii-ii
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截取的截面图，其示出了根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装。
43.参考图3和图4，半导体封装2003可以包括封装衬底2100、封装衬底2100上的多个半导体芯片、以及在封装衬底2100和多个半导体芯片上且至少部分地覆盖封装衬底2100和多个半导体芯片的模塑层2500。
44.封装衬底2100可以包括封装衬底主体2120、设置在封装衬底主体2120的顶面上的封装上焊盘2130、设置在封装衬底主体2120的底面上或通过封装衬底主体2120的底面暴露的封装下焊盘2125、以及位于封装衬底主体2120中并将封装上焊盘2130电连接到封装下焊盘2125的内部线2135。封装上焊盘2130可以电连接到连接结构2400。封装下焊盘2125可以通过导电连接器2800与图2所示的电子系统2000的主板2001中的布线图案2005连接。
45.每个半导体芯片2200可以包括半导体衬底3010，并且还可以包括依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、贯穿栅极堆叠结构3210的竖直沟道结构3220和分离结构3230、电连接到竖直沟道结构3220的位线3240、栅极连接线3235、以及栅极堆叠结构3210中电连接到的字线(参见图1的wl)的导电线3250。
46.每个半导体芯片2200可以包括与第一结构3100的外围线3110电连接并延伸到第
二结构3200中的一条或多条贯通线3245。贯通线3245可以贯穿栅极堆叠结构3210，并且还可以设置在栅极堆叠结构3210的外部。每个半导体芯片2200还可以包括与第一结构3100的外围线3110电连接并延伸到第二结构3200中的输入/输出连接线3265，以及还可以包括与输入/输出连接线3265电连接的输入/输出焊盘2210。
47.图5a示出了平面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。图5b、图5c和图5d分别是沿图5a的线i-i
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、ii-ii
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和iii-iii
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截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。
48.参考图5a、图5b、图5c和图5d，第一衬底10可以设置为包括单元阵列区car和接触区ccr。第一衬底10可以沿第一方向d1从单元阵列区car朝向接触区ccr延伸并且沿与第一方向d1相交的第二方向d2延伸。第一衬底10可以具有垂直于与第一方向d1和第二方向d2相交的第三方向d3的顶面。例如，第一方向d1、第二方向d2和第三方向d3可以彼此正交。
49.当在平面中观察时，接触区ccr可以沿第一方向d1(或与第一方向d1相反的方向)从单元阵列区car延伸。单元阵列区car可以是其上设置有竖直沟道结构3220、分离结构3230、以及与竖直沟道结构3220电连接的位线3240的区域，该组件3220、3230和3240参考图3和图4进行描述。接触区ccr可以是其上设置有包括将在下面描述的焊盘部分elp的阶梯结构的区域。与所示出的不同，接触区ccr可以沿第二方向d2(或与第二方向d2相反的方向)从单元阵列区car延伸。
50.第一衬底10可以是例如硅衬底、硅锗衬底、锗衬底、以及/或者在单晶硅衬底上生长的单晶外延层。器件隔离层11可以设置在第一衬底10中。器件隔离层11可以限定第一衬底10的有源区。器件隔离层11可以包括例如氧化硅。
51.外围电路结构ps可以设置在第一衬底10上。外围电路结构ps可包括在第一衬底10的有源区上的外围晶体管ptr、外围电路插塞31、通过外围电路插塞31电连接至外围晶体管ptr的外围电路线33、界定或围绕外围晶体管ptr的外围电路介电层30、外围电路插塞31、以及外围电路线33。外围结构ps可以对应于图1的第一区1100f，而外围电路线33可以对应于图3和图4的外围线3110。
52.外围电路可以由外围晶体管ptr、外围电路插塞31和外围电路线33构成。例如，外围晶体管ptr可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130。例如，每个外围晶体管ptr可以包括外围栅极介电层21、外围栅电极23、外围封盖图案25、外围栅极间隔物27和外围源极/漏极部分29。
53.外围栅介质层21可以设置在外围栅电极23与第一衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔物27可以至少部分地覆盖外围栅极介电层21的侧壁、外围栅电极23的侧壁和外围覆盖图案25的侧壁。外围源极/漏极部分29可以设置在第一衬底10中与外围栅电极23的相对侧相邻。
54.外围电路线33可以通过外围电路插塞31电连接到外围晶体管ptr。每个外围晶体管ptr可以是例如nmos晶体管、pmos晶体管或环栅(gate-all-around)型晶体管。例如，外围电路插塞31可以在第一方向d1或第二方向d2上具有宽度，并且宽度可以随着距第一衬底10的距离的增加而增加。外围电路插塞31和外围电路线33可以包括导电材料，例如金属。
55.外围电路介电层30可以设置在第一衬底10的顶面上。在第一衬底10上，外围电路介电层30可以至少部分地覆盖外围晶体管ptr、外围电路插塞31和外围电路线33。外围电路
介电层30可以包括构成多层结构的多个介电层。例如，外围电路介电层30可以包括氧化硅、氮化硅、氮氧化硅和低k介电材料中的一种或多种。
56.第二衬底100可以设置在外围电路介电层30上。第二衬底100可以沿第一方向d1和第二方向d2延伸。第二衬底100可以不设置在接触区ccr的一部分上。第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或者它们的混合物。
57.堆叠结构st可以设置在第二衬底100上。堆叠结构st可以从单元阵列区car朝向接触区ccr延伸。堆叠结构st可以对应于图3或图4的堆叠结构3210。堆叠结构st可以设置为多个，并且多个堆叠结构st可以沿第二方向d2布置，并可以在第二方向d2上将在下面描述的分离结构sp彼此间隔开。为了便于描述，以下说明将集中于单个堆叠结构st，但该说明也可以适用于其他堆叠结构st。
58.堆叠结构st可以包括交替地且重复地堆叠的层间介电层ilda和ildb以及栅电极ela和elb。栅电极ela和elb可以对应于图1的字线wl、第一线ll1和ll2、以及第二线ul1和ul2。
59.堆叠结构st可以包括例如第二衬底100上的第一堆叠结构st1和第一堆叠结构st1上的第二堆叠结构st2。第一堆叠结构st1可以包括交替地且重复地堆叠的第一层间介电层ilda和第一栅电极ela，而第二堆叠结构st2可以包括交替地且重复地堆叠的第二层间介电层ildb和第二栅电极elb。第一栅电极ela和第二栅电极elb在第三方向d3上可以具有基本相同的厚度。在下面的描述中，术语“厚度”可以指示第三方向d3上的厚度。
60.第一栅电极ela和第二栅电极elb在第一方向d1上的长度可以随着距第二衬底100的距离(或在第三方向d3上)的增加而减小。例如，第一栅电极ela和第二栅电极elb中的每一个栅电极在第一方向d1上的长度可以大于下一个重叠栅电极在第一方向d1上的长度。第一堆叠结构st1中包括的第一栅电极ela中最下一个栅电极在第一方向d1上可以具有最长的长度，而第二堆叠结构st2中包括的第二栅电极elb中最上一个栅电极可以在第一方向d1上具有最短的长度。
61.第一栅电极ela和第二栅电极elb可以在接触区ccr上具有它们的焊盘部分elp。第一栅电极ela和第二栅电极elb的焊盘部分elp可以设置在水平和竖直彼此不同的位置处。焊盘部分elp可以构成沿第一方向d1的阶梯结构。
62.当在平面中观察时，阶梯结构可以被布置为使得第一堆叠结构st1和第二堆叠结构st2中的每一个可以具有随着距将在下面描述的第一竖直沟道结构vs1中的最外一个竖直沟道结构的距离的增加而减小的厚度，并且第一栅电极ela和第二栅电极elb可以具有在第一方向d1上以规则间隔彼此隔开的侧壁。
63.第一栅电极ela和第二栅电极elb可以包括例如选自掺杂半导体(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如氮化钛或氮化钽)和过渡金属(例如钛或钽)中的至少一种材料。
64.第一层间介电层ilda和第二层间介电层ildb可以设置在第一栅电极ela与第二栅电极elb之间，并且各自可以具有与第一栅电极ela和第二栅电极elb中下面的一个栅电极的侧壁对齐的侧壁。例如，与第一栅电极ela和第二栅电极elb相同，第一层间介电层ilda和第二层间介电层ildb在第一方向d1上的长度可以随着距第二衬底100的距离的增加而减
小。
65.第二层间介电层ildb中的最下第二层间介电层ildb可以与第一层间介电层ilda中的最上第一层间介电层ilda物理接触。例如，第一层间介电层ilda和第二层间介电层ildb中的每一层的厚度可以小于第一栅电极ela和第二栅电极elb中的每一个的厚度。例如，第一层间介电层ilda中最下第一层间介电层ilda的厚度可以小于其他层间介电层ilda和ildb中每一层的厚度。例如，第二层间介电层ildb中最上一个和最下一个可以各自具有大于其他层间介电层ilda和ildb中的每一层的厚度的厚度。
66.除了第一层间介质层ilda中的最下一个、第二层间介质层ildb中的最上一个、以及第二层间介质层ildb中的最下一个之外，其他层间介质层ilda和ildb可以具有基本相同的厚度。然而，这仅是示例，并且第一层间介电层ilda和第二层间介电层ildb可以具有基于半导体器件的属性而变化的厚度。
67.第一层间介电层ilda和第二层间介电层ildb可以包括例如氧化硅、氮化硅、氮氧化硅和低k介电材料中的一种或多种。例如，第一层间介电层ilda和第二层间介电层ildb可以包括高密度等离子(hdp)氧化物或原硅酸四乙酯(teos)。
68.源极结构sc可以设置在第二衬底100与最下第一层间介电层ilda之间。源极结构sc可以对应于图1的公共源极线csl或图3或图4的公共源极线3205。源极结构sc可以平行于第一栅电极ela和第二栅电极elb沿第一方向d1和第二方向d2延伸。源极结构sc可以包括依次堆叠的第一源极导电图案scp1和第二源极导电图案scp2。第二源极导电图案scp2可以设置在第一源极导电图案scp1与最下第一层间介电层ilda之间。第一源极导电图案scp1的厚度可以大于第二源极导电图案scp2的厚度。第一源极导电图案scp1和第二源极导电图案scp2中的每一个都可以包括掺杂杂质的半导体材料。例如，第一源极导电图案scp1的杂质浓度可以大于第二源极导电图案scp2的杂质浓度。
69.在单元阵列区car上，可以设置多个第一竖直沟道结构vs1以贯穿堆叠结构st和源极结构sc。第一竖直沟道结构vs1可以贯穿第二衬底100的至少一部分，并且每个第一竖直沟道结构vs1的底面可以位于比与第二衬底100的顶面的层级和源结构sc的顶面的层级低的层级。
70.当在如图5a所示平面图中观察时，第一竖直沟道结构vs1可以沿第一方向d1或第二方向d2以之字形布置。第一竖直沟道结构vs1可以不设置在接触区ccr上。第一竖直沟道结构vs1可以对应于图2至图4的竖直沟道结构3220。第一竖直沟道结构vs1可以与图1的第一晶体管lt1和lt2的沟道、存储单元晶体管mct的沟道、以及第二晶体管ut1和ut2的沟道相对应。
71.第一竖直沟道结构vs1可以设置在贯穿堆叠结构st的竖直沟道孔ch中。每个竖直沟道孔ch可以包括贯穿第一堆叠结构st1的第一竖直沟道孔cha和贯穿第二堆叠结构st2的第二竖直沟道孔chb。每个竖直沟道孔ch的第一竖直沟道孔cha和第二竖直沟道孔chb可以在第三方向d3上彼此连接。
72.每个第一竖直沟道结构vs1可以包括第一部分vs1a和第二部分vs1b。第一部分vs1a可以设置在第一竖直沟道孔cha中，而第二部分vs1b可以设置在第二竖直沟道孔chb中。第二部分vs1b可以设置在第一部分vs1a上并连接到第一部分vs1a。
73.例如，第一部分vs1a和第二部分vs1b中的每一个可以在第一方向d1或第二方向d2
上具有沿第三方向d3减小的宽度。第一部分vs1a的最上段的宽度可以大于第二部分vs1b的最下段的宽度。例如，每个第一竖直沟道结构vs1的侧壁可以在第一部分vs1a与第二部分vs1b之间的边界处具有阶梯差。然而，这仅仅是示例，并且本发明构思不限于此。例如，每个第一竖直沟道结构vs1的侧壁可以在不同层级处具有三个或更多个阶梯差，或者是平坦的而没有阶梯差。
74.每个第一竖直沟道结构vs1可以包括与堆叠结构st相邻(或者在竖直沟道孔ch的内壁上且至少部分地覆盖竖直沟道孔ch的内壁)的数据存储图案dsp、共形地形成在数据存储图案dsp的内壁上且至少部分地覆盖数据存储图案dsp的内壁的竖直半导体图案vsp、至少部分地填充由竖直半导体图案vsp界定或围绕的内部空间的掩埋介电图案vi、以及设置在由掩埋介电图案vi和数据存储图案dsp界定或围绕(或者由竖直半导体图案vsp界定或围绕)的空间中的导电焊盘pad。每个第一竖直沟道结构vs1的顶面可以具有例如圆形、椭圆形或条形。
75.竖直半导体图案vsp可以设置在数据存储图案dsp与掩埋介电图案vi之间。竖直半导体图案vsp可以具有通心粉形状或底端封闭的管形状。数据存储图案dsp可以具有通心粉形状或底端开口的管形状。竖直半导体图案vsp可以包括例如掺杂半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。如下面参考图8所述，竖直半导体图案vsp可以与源极结构sc的一部分物理接触。导电焊盘pad可以包括例如掺杂半导体材料或导电材料。
76.接触区ccr上可以在其上设置有贯穿源极结构sc、堆叠结构st、以及将在下面描述的平坦化介电层130的多个第二竖直沟道结构vs2。例如，第二竖直沟道结构vs2可以贯穿第一栅电极ela和第二栅电极elb的焊盘部分elp。第二竖直沟道结构vs2可以设置在将在下面描述的单元接触插塞ccp的周围。第二竖直沟道结构vs2可以不设置在单元阵列区car上。第二竖直沟道结构vs2可以与第一竖直沟道结构vs1同时形成，并且可以具有与第一竖直沟道结构vs1的配置基本相同的配置。然而，根据一些实施例可以不设置第二竖直沟道结构vs2。
77.接触区ccr可以在其上设置有至少部分地覆盖堆叠结构st和第二衬底100的平坦化介电层130。例如，平坦化介电层130可以至少部分地覆盖堆叠结构st的阶梯结构，并且可以设置在第一栅电极ela和第二栅电极elb的焊盘部分elp上。平坦化介电层130可以具有基本平坦的顶面。平坦化介电层130的顶面可以与堆叠结构st的最上面基本共面。例如，平坦化介电层130的顶面可以与堆叠结构st中包括的最上第二层间介电层ildb的顶面基本共面。
78.平坦化介电层130可以包括单个介电层或堆叠的多个介电层。平坦化介电层130可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅和低k介电材料中的一种或多种。平坦化介电层130可以包括与堆叠结构st中包括的第一层间介电层ilda和第二层间介电层ildb的介电材料不同的介电材料。例如，当堆叠结构st的第一层间介电层ilda和第二层间介电层ildb包括高密度等离子氧化物时，平坦化介电层130可以包括原硅酸四乙酯(teos)。
79.上介电层150可以设置在平坦化介电层130和堆叠结构st上。上介电层150可以至少部分地覆盖平坦化介电层130的顶面、堆叠结构st中包括的最上第二层间介电层ildb的顶面、以及第一竖直沟道结构vs1和第二竖直沟道结构vs2的顶面。
80.上介电层150可以包括单个介电层或多个堆叠的介电层。上介电层150可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。上介电层150可以包括例如与平坦化介电层
130的介电材料基本相同并且与堆叠结构st中包括的第一层间介电层ilda和第二层间介电层ildb的介电材料不同的介电材料。
81.可以设置位线接触插塞blcp以贯穿上介电层150，并与第一竖直沟道结构vs1连接。位线接触插塞blcp可以彼此间隔开。
82.可以设置单元接触插塞ccp以贯穿上介电层150和平坦化介电层130，并与第一栅电极ela和第二栅电极elb连接。每个单元接触插塞ccp可以贯穿第一层间介电层ilda和第二层间介电层ildb之一，以便与第一栅电极ela和第二栅电极elb的焊盘部分elp之一物理接触。单元接触插塞ccp可以与多个第二竖直沟道结构vs2相邻，并且可以彼此间隔开。单元接触插塞ccp可以对应于图4的栅极连接线3235。
83.可以设置外围接触插塞tcp以贯穿上介电层150、平坦化介电层130、以及外围电路介电层30的至少一部分，并且与外围电路结构的外围晶体管ptr电连接。与所示出的不同，外围接触插塞tcp可以设置为多个。外围接触插塞tcp可以在第一方向d1上与第二衬底100、源极结构sc和堆叠结构st间隔开。外围接触插塞tcp可以对应于图3或图4的贯通线3245。
84.例如，位线接触插塞blcp、单元接触插塞ccp和外围接触插塞tcp可以各自在第一方向d1或第二方向d2上具有在第三方向d3上减小的宽度。
85.上介电层150上可以在其上设置有连接到相应位线接触插塞blcp的位线bl。位线bl可以对应于图1的位线bl以及/或者图3或图4的位线3240。
86.上介电层150上可以在其上设置有连接到单元接触插塞ccp的第一导线cl1并且还设置有连接到外围接触插塞tcp的第二导线cl2。第一导线cl1和第二导线cl2可以对应于图4的导线3250。
87.位线接触插塞blcp、单元接触插塞ccp、外围接触插塞tcp、位线bl、以及第一导线cl1和第二导线cl2可以包括诸如金属的导电材料。尽管未示出，但是上介电层150还可以在其上设置有与位线bl以及第一导线cl1和第二导线cl2电连接的附加线和附加通孔。
88.当堆叠结构st设置为多个时，分离结构sp可以设置为在多个堆叠结构st之间沿第一方向d1延伸。分离结构sp可以对应于图3或图4的分离结构3230。分离结构sp可以在第二方向d2上与第一竖直沟道结构vs1和第二竖直沟道结构vs2间隔开。分离结构sp可以包括介电材料，例如氧化硅、氮化硅和氮氧化硅中的一种或多种。分离结构sp可以具有例如包括一种介电材料的单一整体结构。分离结构sp可以包括与第一层间介电层ilda和第二层间介电层ildb的介电材料相同的介电材料，但是本发明构思不限于此。
89.分离结构sp可以设置为多个，并且多个分离结构sp可以在第二方向d2上跨堆叠结构st彼此间隔开。为方便起见，以下将描述单个分离结构sp，但是以下描述也可以适用于其他分离结构sp。
90.分离结构sp可以填充下面将参考图10a至10d讨论的分离孔sh，并且可以包括各自具有沿第三方向d3延伸的柱状的第一部分spa，并且还可以包括在平面图中观察时界定或围绕第一部分spa并将第一部分spa彼此连接的第二部分spaspb。
91.每个第一部分spa可以在第一方向d1或第二方向d2上具有沿第三方向d3减小的宽度。例如，每个第一部分spa的下宽度可以大于上宽度。第一部分spa的侧壁spa可以与第一层间介电层ilda和第二层间介电层ildb物理接触，并且可以在第一层间介电层ilda与第二层间介电层ildb之间与第二部分spb物理接触。第一部分spa可以在第一方向d1上彼此间隔
开。
92.每个第二部分spb可以在水平方向上与每个第一部分spa的侧壁spa间隔开。在下面的描述中，表述“水平方向”可以表示平行于第一方向d1和第二方向d2的方向。每个第二部分spb可以位于第一层间介电层ilda与第二层间介电层ildb之间，或者位于第二源极导电图案scp2与第二衬底100之间。每个第二部分spb可以位于与第一栅电极ela和第二栅电极elb的层级或第一源极导电图案scp1的层级相同的层级处。例如，每个第二部分spb的顶面和底面可以与第一栅电极ela和第二栅电极elb的顶面和底面或第一源极导电图案scp1的顶面和底面基本共面。每个第二部分spb可以具有与第一栅电极ela和第二栅电极elb的宽度或第一源极导电图案scp1的宽度基本相同的宽度。第二部分spb可以在第三方向d3上彼此间隔开。第二部分spb中最上第二部分的顶面可以在比第一竖直沟道结构vs1和第二竖直沟道结构vs2的顶面的层级以及第一部分spa的顶面的层级低的层级处。
93.第二部分spb可以各自具有与第一栅电极ela、第二栅电极elb或第一源极导电图案scp1物理接触的侧壁spbs，第一栅电极ela、第二栅电极elb和第一源极导电图案scp1中的每一个在第二方向d2上与第二部分spb相邻。此外，从在第一方向d1上彼此相邻的第一部分spa中的一个第一部分的侧壁spas延伸的第二部分spb的侧壁spb可以与从在第一方向d1上彼此相邻的第一部分spa中的另一第一部分的侧壁spa延伸的第二部分spb物理接触并连接。
94.当在如图5b所示的截面中观察时，从每个第一部分spa的侧壁spas沿第二方向d2延伸的第二部分spb可以具有彼此基本相同的长度。当在如图5d所示的截面中观察时，在第一方向d1上彼此相邻的第一部分spa可以通过第一层间介电层ilda和第二层间介电层ildb整体地或单片地连接到第二部分spb。在第一方向d1上彼此相邻的第一部分spa可以在其间不具有与第一栅电极ela和第二栅电极elb相对应的导电材料。由于第一部分spa通过第一层间介电层ilda和第二层间介电层ildb整体地或单片地连接到第二部分spb，因此当在如图5a所示的平面图中观察时，分离结构sp可以沿第一方向d1延伸并将多个堆叠结构st彼此分开。
95.图6和图7是图5a所示的部分a的放大截面图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
96.图6和图7示出了在平面图中可见的分离结构sp的顶面形状，该平面图通过在平行于第二衬底100的顶面的方向(或水平方向)上切割第一栅电极ela和第二栅电极elb中的一个而获得。
97.参考图5b、图5d和图6，分离结构sp中包括的每个第一部分spa的顶面可以具有例如椭圆形、四个角为圆角的矩形、或半圆形与矩形的相对边组合的体育场形状。例如，每个第一部分spa的顶面可以具有椭圆形状，该椭圆形状具有第一长度l1的长轴和第二长度l2的短轴。第一长度l1可以是每个第一部分spa的顶面处在第一方向d1上的最大长度，而第二长度l2可以是每个第一部分spa的顶面处在第二方向d2上的最大长度。第一长度l1和第二长度l2可以各自在例如约90nm至约130nm的范围内。例如，第一长度l1可以大于第二长度l2。
98.第一部分spa可以在第一方向d1上彼此间隔开，并且第一部分spa之间在第一方向d1上的间隔g可以在例如约30nm至约70nm的范围内。第一部分spa之间在第一方向d1上的间
隔g可以被定义为指在第一方向d1上彼此相邻的第一部分spa的侧壁spa之间在水平方向上的最小距离。第一部分spa之间在第一方向d1上的间隔g可以随着在第三方向d3上距每个第一部分spa的底面的距离的增加而减小。
99.第一部分spa的间距p可以在例如约120nm至约200nm的范围内。第一部分spa的间距p可以与第一长度l1和间隔g之和相同。第一部分spa的间距p可以例如与第一竖直沟道结构vs1在第一方向d1上的间距或第二竖直沟道结构vs2在第一方向d1上的间距基本相同。
100.从第一部分spa的侧壁spas延伸的第二部分spb可以具有在水平方向上的延伸长度le，该延伸长度le在例如约20nm至约50nm的范围内。第二部分spb的延伸长度le可以例如等于或大于约30nm。第二部分spb的延伸长度le可以小于第二部分spb的侧壁spbs与第一竖直沟道结构vs1和第二竖直沟道结构vs2中较近的一个竖直沟道结构之间的距离。第二部分spb的延伸长度le可以等于或大于第一部分spa之间在第一方向d1上的间隔g的一半。
101.包括第一部分spa和第二部分spb在内的分离结构sp在第二方向d2上的顶面在第二方向d2上的最大宽度wm可以在例如约110nm至约210nm的范围内。在分离结构sp的顶面处在第二方向d2上的最大宽度wm可以与第二长度l2和延伸长度le之和相同。
102.分离结构sp可以具有在第二方向d2上的宽度大体最小的凹陷dp。分离结构sp的凹陷dp可以位于第一部分spa之间。分离结构sp中包括的每个第二部分spb的侧壁spbs可以具有形状像沿第一方向d1延伸的压花线的轮廓。
103.参考图5b、图5d和图7，分离结构sp中包括的每个第一部分spa在其顶面处可以具有例如圆形形状。例如，每个第一部分spa的顶面可以具有直径r恒定的圆形形状。每个第一部分spa的顶面的直径r可以例如与第一竖直沟道结构vs1和第二竖直沟道结构vs2的顶面的直径基本相同。然而，参考图6和图7的描述仅仅是示例，本发明构思不限于此，每个第一部分spa在其顶面处可以具有各种形状。
104.图8示出了图5b所示的部分b的放大图，其部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
105.图5b和图8示出了包括第一源极导电图案scp1和第二源极导电图案scp2的源极结构sc，并且还示出了各自包括数据存储图案dsp、竖直半导体图案vsp、掩埋介电图案vi、以及下数据存储图案dspr的第一竖直沟道结构vs1之一。为了便于描述，下面将描述单个堆叠结构st和单个第一竖直沟道结构vs1，并且下面的描述也可以适用于贯穿其他堆叠结构st的其他第一竖直沟道结构vs1。
106.数据存储图案dsp可以包括依次堆叠的阻挡介电层blk、电荷存储层cil和隧道介电层til。阻挡介电层blk可以与堆叠结构st或源极结构sc相邻，而隧道介电层til可以与竖直半导体图案vsp相邻。电荷存储层cil可以介于阻挡介电层blk与隧道介电层til之间。阻挡介电层blk可以在竖直沟道孔ch的内壁(或第一竖直沟道孔cha的内壁)上，并且至少部分地覆盖竖直沟道孔ch的内壁。
107.阻挡介电层blk、电荷存储层cil和隧道介电层til可以在堆叠结构st与竖直半导体图案vsp之间沿第三方向d3延伸。数据存储图案dsp可以通过使用由竖直半导体图案vsp与第一栅电极ela和第二栅电极elb之间的电压差引起的福勒-诺德海姆隧道效应来存储和/或改变数据。例如，阻挡介电层blk和隧道介电层til可以包括氧化硅，而电荷存储层cil可以包括氮化硅或氮氧化硅。
108.源极结构sc的第一源极导电图案scp1可以与竖直半导体图案vsp物理接触，并且源极结构sc的第二源极导电图案scp2可以跨数据存储图案与竖直半导体图案vsp间隔开。第一源极导电图案scp1可以跨竖直半导体图案vsp与掩埋介电图案vi间隔开。
109.例如，第一源极导电图案scp1可以包括位于比第二源极导电图案scp2的底面scp2b的高度高或比第一源极导电图案scp1的底面scp1b的高度低的高度处的突出部scp1bt。突出部scp1bt可以位于比第二源极导电图案scp2的顶面scp2a的高度低的高度处。突出部scp1bt可以各自例如在与数据存储图案dsp或下部数据存储图案dspr物理接触的表面处具有弯曲形状。
110.图9a、图10a、图11a和图12a是示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法的平面图。图9b、图9c、图10b至图10d、图11b至图11d、图12b和图12c是沿图图9a、图10a、图11a和图12a的线i-i
′
、ii-ii
′
和iii-iii
′
截取的截面图，其示出了根据本发明构思的一些实施例的制造三维半导体存储器件的方法。下面将参考图9a至图9c、图10a至图10d、图11a至图11d、图12a至图12c、以及图5a至图5d详细描述根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
111.参考图9a、图9b和图9c，第一衬底10可以设置为包括单元阵列区car和接触区ccr。器件隔离层11可以形成为在第一衬底10中限定有源区。器件隔离层11可以通过在第一衬底10的上部形成沟槽并用氧化硅至少部分地填充沟槽来形成。
112.外围晶体管ptr可以形成在由器件隔离层11限定的有源区上。外围电路插塞31和外围电路线33可以形成为与外围晶体管ptr的外围源极/漏极部分29连接。外围电路介电层30可以形成为至少部分地覆盖外围晶体管ptr、外围电路插塞31和外围电路线33。
113.第二衬底100可以形成在外围电路介电层30上。第二衬底100可以从单元阵列区car朝向接触区ccr延伸。
114.可以在接触区ccr上部分地去除第二衬底100。第二衬底100的部分去除可以包括形成至少部分地覆盖单元阵列区car以及接触区ccr的一部分的掩模图案，并且然后使用掩模图案来图案化第二衬底100。第二衬底100的部分去除可以包括形成其中外围接触插塞tcp将设置为如下所述的空间。
115.下牺牲层111和下半导体层113可以形成在第二衬底100上。模制结构ms可以形成在下半导体层113上。模制结构ms的形成可以包括通过在第二衬底100上交替地且重复地堆叠第一层间介电层ilda和第一牺牲层sla来形成第一模制结构ms1、以及通过在第一模制结构ms1上交替地且重复地堆叠第二层间介电层ildb和第二牺牲层slb来形成第二模制结构ms2。
116.第一牺牲层sla和第二牺牲层slb可以由与第一层间介电层ilda和第二层间介电层ildb的介电材料不同的介电材料形成。第一牺牲层sla和第二牺牲层slb可以由相对于第一层间介电层ilda和第二层间介电层ildb具有蚀刻选择性的材料形成。例如，第一牺牲层sla和第二牺牲层slb可以由氮化硅形成，而第一层间介电层ilda和第二层间介电层ildb可以由氧化硅形成。第一牺牲层sla和第二牺牲层slb可以形成为具有基本相同的厚度，而第一层间介电层ilda和第二层间介电层ildb可以形成为在其某些部分具有改变的厚度。
117.可以对接触区ccr上的模制结构ms执行修整工艺。修整工艺可以包括在单元阵列区car和接触区ccr上形成至少部分地覆盖模制结构ms的顶面的掩模图案、使用掩模图案来
图案化模制结构ms、减小掩模图案的面积、以及使用减少的掩模图案来图案化模制结构ms。可以交替地且重复地执行减小掩模图案的面积以及通过使用掩模图案来图案化模制结构ms。修整工艺可以使模制结构ms具有阶梯结构。
118.可以形成平坦化介电层130以至少部分地覆盖接触区ccr上的模制结构ms的阶梯结构以及外围电路介电层30的顶面的一部分。平坦化介电层130的形成可以包括：让介电材料至少部分地覆盖模制结构ms的阶梯结构以及外围电路介电层30的顶面的一部分，以及执行平坦化工艺直到模制结构ms的顶面被暴露。平坦化介电层130的顶面可以与模制结构ms的顶面基本共面。在下面的描述中，短语“与
…
基本共面”可以意味着可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(cmp)工艺或回蚀工艺。
119.竖直沟道孔ch可以形成为贯穿模制结构ms，并且第一竖直沟道结构vs1和第二竖直沟道结构vs2可以形成为至少部分地填充竖直沟道孔ch。在单元阵列区car上，竖直沟道孔ch可以贯穿模制结构ms、下半导体层113和下牺牲层111。在接触区ccr上，竖直沟道孔ch可以贯穿平坦化介电层130、模制结构ms、下半导体层113和下牺牲层111。竖直沟道孔ch可以贯穿第二衬底100的至少一部分，并且竖直沟道孔ch各自的底面可以在比第二衬底100的顶面的高度低的高度处。
120.第一竖直沟道结构vs1和第二竖直沟道结构vs2的形成可以包括形成在竖直沟道孔ch的内壁上且至少部分地共形地覆盖竖直沟道孔ch的内壁的数据存储图案dsp、形成在竖直沟道孔ch的内壁上且至少部分地共形地覆盖数据存储图案dsp的内壁的竖直半导体图案vsp、形成填充由竖直半导体图案vsp围绕的空间中的至少一部分空间的掩埋介电图案vi、以及形成至少部分地填充由掩埋电介质图案vi界定或围绕的空间的导电焊盘pad。
121.可以形成上介电层150以覆盖模制结构ms和平坦化介电层130。上介电层150可以覆盖第一竖直沟道结构vs1和第二竖直沟道结构vs2的顶面。
122.参考图10a至图10d，可以形成多个分离孔sh以贯穿模制结构ms、下半导体层113和下牺牲层111。分离孔sh可以贯穿第二衬底100的至少一部分，并且分离孔sh各自的底面可以在比第二衬底100的顶面的高度低的高度处。每个分离孔sh的底面可以位于比每个竖直沟道孔ch的底面的高度低的高度处，但是本发明构思不限于此。分离孔sh可以沿第一方向d1布置，并在第一方向d1上彼此间隔开。分离孔sh可以在外部暴露第二衬底100的顶面的一部分。
123.在形成分离孔sh之后，模制结构ms的一部分可以保留在第一方向d1上彼此间隔开的分离孔sh之间。因此，即使没有形成单独支撑结构的过程，也可以防止或降低模制结构ms的坍塌的可能性。
124.参考图9b和图9c以及图10b和图10c，可以选择性地去除暴露于分离孔sh的牺牲层111、sla和slb。牺牲层111、sla和slb的选择性去除可以通过例如使用蚀刻溶液的湿法蚀刻工艺来实现。
125.牺牲层111、sla和slb的选择性去除可以形成被定义为从其去除下牺牲层111的空间的第一间隙区gr1，并且还可以形成被定义为从其去除第一牺牲层sla和第二牺牲层slb的空间的第二间隙区gr2。
126.第一间隙区gr1可以延伸到第一竖直沟道结构vs1和第二竖直沟道结构vs2中的每一个竖直沟道结构的竖直半导体图案vsp的侧壁。例如，在去除下牺牲层111期间或之后，可
以从第一竖直沟道结构vs1和第二竖直沟道结构vs2中的每一个竖直沟道结构中部分地去除数据存储图案dsp，并且可以暴露竖直半导体图案vsp的侧壁。第二间隙区域gr2可以将多个分离孔sh彼此连接。
127.参考图10a至图10d以及图11a至图11d，可以形成第一源极导电图案scp1以至少部分地填充第一间隙区gr1。第一源极导电图案scp1可以由例如掺杂杂质的半导体材料形成。尽管未示出，但是可以在第一源极导电图案scp1中形成气隙。下半导体层113可以被称为第二源极导电图案scp2，并且作为结果，可以形成包括第一源极导电图案scp1和第二源极导电图案scp2在内的源极结构sc。在形成源极结构sc之后，可以执行对第一牺牲层sla和第二牺牲层slb的选择性去除。
128.可以形成第一栅电极ela和第二栅电极elb以至少部分地填充第二间隙区gr2，并且可以形成导电层cf以填充每个分离孔sh的至少一部分。总之，堆叠结构st可以形成为包括第一栅电极ela和第二栅电极elb以及第一层间介电层ilda和第二层间介电层ildb。导电层cf可以在每个分离孔sh的底面和内壁上并且至少部分地共形地覆盖每个分离孔sh的底面和内壁，以及可以整体地或单片地连接到第一栅电极ela和第二栅电极elb。例如，导电层cf可以包括至少部分地覆盖每个分离孔sh的底面的第一部分cfb、和至少部分地覆盖每个分离孔sh的内壁的第二部分cfs。第一部分cfb在第三方向d3上的厚度可以与第二部分cfs在水平方向上的厚度基本相同，并且例如可以在约10nm至约40nm的范围内。开口op可以定义为指示每个分离孔sh的内部空间，该内部空间由导电层cf的第一部分cfb和第二部分cfs界定或围绕。开口op在水平方向上的宽度可以小于每个分离孔sh在水平方向上的宽度。
129.参考图11a至图11d以及图12a至图12c，可以去除暴露于开口op的导电层cf。此外，在去除导电层cf期间，第一栅电极ela和第二栅电极elb中的每一个栅电极的一部分可以与导电层cf一起被去除。导电层cf以及第一栅电极ela和第二栅电极elb中的每一个栅电极的部分的去除可以通过例如使用蚀刻溶液的湿法蚀刻工艺来实现。
130.凹槽rc可以定义为指示第一栅电极ela和第二栅电极elb的被去除部分的空间。每个凹槽rc在水平方向上的长度可以在例如约20nm至约50nm的范围内。每个凹槽rc在水平方向上的长度可以例如等于或大于约30nm。
131.当在如图12c所示的截面中观察时，从在第一方向d1上彼此相邻的分离孔sh中的一个分离孔延伸的凹槽rc可以与从在第一方向d1上彼此相邻的分离孔sh中的另一个分离孔延伸的相应凹槽rc连接。例如，多个分离孔sh可以通过凹槽rc在第一方向d1上彼此连接，并且可以将多个堆叠结构st彼此分开。
132.连同图12a至图12c一起返回参考图5a、图5b、图5c和图5d，可以形成分离结构sp以至少部分地填充分离孔sh和凹槽rc。例如，分离结构sp可以包括至少部分地填充分离孔sh并沿第三方向d3延伸的第一部分spa，并且还可以包括至少部分地填充凹槽rc并从第一部分spa延伸的第二部分spb。
133.可以形成位线接触插塞blcp以贯穿上介电层150，可以形成单元接触插塞ccp以贯穿上介电层150和平坦化介电层130并与第一栅电极ela和第二栅电极elb连接，以及可以形成外围接触插塞tcp以贯穿上介电层150，平坦化介电层130以及外围电路结构ps的至少一部分并且与外围电路结构ps的外围晶体管ptr电连接。
134.在上介电层150上，可以形成位线bl以与位线接触插塞blcp连接，可以形成第一导
线cl1以与单元接触插塞ccp连接，以及可以形成第二导线cl2以与外围接触插塞tcp连接。尽管未示出，但是在上介电层150上，还可以形成附加线和附加通孔以与位线bl以及第一导线cl1和第二导线cl2电连接。
135.图13示出了沿图5a的线ii-ii’截取的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器件。为了描述的简洁，将省略与参考图5a至图5d描述的相同特征的描述，并且下面将详细解释其间的差异。
136.参考图13，每个单元接触插塞ccp可以贯穿上介电层150、平坦化介电层130、堆叠结构st、源极结构sc和第二衬底100，并且可以与外围电路结构ps的外围晶体管ptr电连接。单元接触插塞ccp的底面可以在比堆叠结构st的底面的高度和源极结构sc的底面的高度低的高度处。每个单元接触插塞ccp可以与第一栅电极ela和第二栅电极elb之一物理接触并电连接。第一栅电极ela和第二栅电极elb的焊盘部分elp可以与相应的单元接触插塞ccp接触。每个单元接触插塞ccp可以与焊盘部分elp下方的第一栅电极ela和第二栅电极elb、源极结构sc和第二衬底100电分离，并跨介电图案ip在水平方向上与它们间隔开。每个单元接触插塞ccp在第三方向d3上的长度可以与外围接触插塞tcp在第三方向d3上的长度基本相同。
137.单元接触插塞ccp的形成可以包括形成贯穿上介电层150、平坦化介电层130、堆叠结构st、源极结构sc和第二衬底100的竖直孔，并且然后用导电材料至少部分地填充竖直孔。设置有单元接触塞ccp和外围接触塞tcp的竖直孔可以在同一蚀刻工艺中与竖直沟道孔ch和分离孔sh同时形成，因此可以提供用于高纵横比的蚀刻工艺，其特征在于降低的难度和更少数量的蚀刻操作。
138.图14是示出了根据本发明构思的一些实施例的三维半导体存储器件的平面图。为了描述的简洁，将省略与参考图5a至图5d讨论的相同特征的描述，并且下面将详细讨论其间的差异。
139.参考图14，分离结构sp可以包括在单元阵列区car上的第一分离结构sp1和在接触区ccr上的第二分离结构sp2。当在平面图中观察时，单元阵列区car上的第一分离结构sp1可以包括至少部分地填充分离孔sh并且具有沿第三方向d3延伸的柱形形状的第一部分spa，并且还可以包括界定或围绕第一部分spa并且将第一部分spa彼此连接的第二部分spb。与之相比，第二分离结构sp2可以具有从第一分离结构sp1沿第一方向d1延伸的板形形状。例如，第二分离结构sp2可以在第二方向d2上具有在第一方向d1上恒定的宽度，并且侧壁可以具有平行于第一方向d1的线形轮廓。
140.根据本发明构思，由于设置有竖直沟道结构的竖直沟道孔与部分地设置有分离结构的分离孔同时形成，因此可以使用难度较低且涉及较少操作的蚀刻工艺。此外，即使在形成分离孔之后，模制结构的一部分也可以保留，因此无需形成单独的支撑结构即可防止模制结构的坍塌或降低发生的可能性。因此，可以使用简化的工艺制造三维半导体存储器件，并且可以具有改善的可靠性和电特性。
141.尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。