半导体装置和包括半导体装置的电子系统的制作方法

半导体装置和包括半导体装置的电子系统
1.本技术基于在2021年5月18日在韩国知识产权局提交的第10-2021-0064208号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开涉及半导体存储器装置。


背景技术：

3.近来，随着信息和通信装置的多功能化，对大容量和高集成度的存储器装置的需求已经增加。随着存储器单元的尺寸为了高集成度而减小，包括在存储器装置中以用于存储器装置的操作和电连接的操作电路和/或布线结构也会更加复杂。因此，需要具有优异的电特性的存储器装置，同时改善存储器装置的集成度。


技术实现要素：

4.发明构思提供了一种具有改善的可靠性的半导体装置和包括该半导体装置的存储器系统。
5.根据发明构思的一个方面，提供了一种半导体装置。所述半导体装置包括：基底，包括单元阵列区域和接触区域；多个栅电极，沿与基底的上表面垂直的第一方向布置在基底上，所述多个栅电极在单元阵列区域和接触区域中延伸；多个沟道结构，在单元阵列区域中在第一方向上穿透所述多个栅电极；多个虚设沟道结构，在接触区域中在第一方向上穿透所述多个栅电极；多个单元栅极接触件，在接触区域中在第一方向上延伸并且各自电连接到所述多个栅电极中的相应的一个栅电极；以及多个虚设接触件，在所述多个虚设沟道结构上在第一方向上延伸。
6.根据发明构思的另一方面，提供了一种半导体装置。所述半导体装置包括：多个栅电极，在与基底垂直的第一方向上堆叠在基底上，其中，所述多个栅电极构成台阶结构，在台阶结构中，所述多个栅电极中的第一栅电极比所述多个栅电极中的更远离基底的第二栅电极在与第一方向垂直的第二方向上突出得多；多个虚设沟道结构，在第一方向上穿透台阶结构；多个单元栅极接触件，在台阶结构上在第一方向上延伸，并且每个单元栅极接触件电连接到所述多个栅电极中的相应的一个栅电极；以及多个虚设接触件，每个虚设接触件在第一方向上延伸并且电连接到所述多个虚设沟道结构中的相应的一个虚设沟道结构。
7.根据发明构思的另一方面，提供了一种电子系统。所述电子系统包括：主基底；半导体装置，位于主基底上；以及控制器，在主基底上电连接到半导体装置，其中，半导体装置包括：基底，包括单元阵列区域和接触区域；多个栅电极，沿与基底的上表面垂直的第一方向布置在基底上，所述多个栅电极在单元阵列区域和接触区域中延伸；多个沟道结构，在单元阵列区域中在第一方向上穿透所述多个栅电极；多个虚设沟道结构，在接触区域中在第一方向上穿透所述多个栅电极；多个单元栅极接触件，在接触区域中在第一方向上延伸并且各自电连接到所述多个栅电极中的相应的一个栅电极；以及多个虚设接触件，在所述多
个虚设沟道结构上在第一方向上延伸。
8.根据发明构思的另一方面，提供了一种制造半导体装置的方法。所述方法包括：在基底上交替地形成多个绝缘层和多个牺牲层；形成多个沟道结构和多个虚设沟道结构，所述多个沟道结构和所述多个虚设沟道结构在与基底的上表面垂直的第一方向上穿透所述多个绝缘层和所述多个牺牲层；去除所述多个牺牲层，并且在去除了所述多个牺牲层的空间中设置多个栅电极；以及形成多个虚设接触件，所述多个虚设接触件接触所述多个虚设沟道结构并且在第一方向上延伸。
附图说明
9.根据以下结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中：
10.图1是示意性地示出根据发明构思的实施例的包括半导体装置的电子系统的图；
11.图2是示意性地示出根据发明构思的实施例的包括半导体装置的电子系统的透视图；
12.图3是示意性地示出根据发明构思的实施例的半导体封装件的剖视图；
13.图4是示意性地示出根据发明构思的实施例的半导体封装件的剖视图；
14.图5是示出根据实施例的半导体装置的布局图；
15.图6a是沿着图5的切割线6a-6a'截取的剖视图；
16.图6b是沿着图5的切割线6b-6b'截取的剖视图；
17.图7a至图7g是示出根据其他实施例的半导体装置的平面图；
18.图8是示出根据实施例的制造半导体装置的方法的流程图；并且
19.图9a、图9b、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a和图16b是示出根据实施例的制造半导体装置的方法的剖视图。
具体实施方式
20.在下文中，将参照附图详细描述发明构思的实施例。在附图中，相同的附图标记用于相同的组件，并且可以省略其冗余描述。
21.图1是示意性地示出根据发明构思的实施例的包括半导体装置1100的电子系统1000的图。
22.参照图1，根据发明构思的实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或多个半导体装置1100的存储装置或者包括该存储装置的电子装置。例如，电子系统1000可以是包括至少一个半导体装置1100的固态驱动器(ssd)装置、通用串行总线(usb)装置、计算系统、医疗装置或通信装置。
23.半导体装置1100可以是非易失性存储器装置。例如，半导体装置1100可以是包括稍后将参照图5至图7g描述的半导体装置100、100a、100b、100c、100d、100e、100f和100g的nand闪存装置。半导体装置1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f可以设置在第二结构1100s旁边。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构
1100s可以是包括多条位线bl、共源极线csl、多条字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及位于多条位线bl与共源极线csl之间的多个存储器单元串cstr的存储器单元结构。
24.在第二结构1100s中，多个存储器单元串cstr中的每个可以包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据实施例各种修改。
25.在一些实施例中，上晶体管ut1和ut2可以是串选择晶体管，并且下晶体管lt1和lt2可以是地选择晶体管。多条栅极下线ll1和ll2可以分别连接到下晶体管lt1和lt2的栅电极。多条字线wl可以连接到多个存储器单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以连接到上晶体管ut1和ut2的栅电极。
26.共源极线csl、多条栅极下线ll1和ll2、多条字线wl以及多条栅极上线ul1和ul2可以通过第一结构1100f中的延伸到第二结构1100s的多条第一连接布线1115电连接到解码器电路1110。多条位线bl可以通过第一结构1100f中的延伸到第二结构1100s的多条第二连接布线1125电连接到页缓冲器1120。
27.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
28.半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200通信。输入/输出垫1101可以通过第一结构1100f中的延伸到第二结构1100s的输入/输出连接线1135电连接到逻辑电路1130。
29.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。根据实施例，电子系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
30.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据特定固件来操作，并且可以通过控制nand控制器1220来访问半导体装置1100。nand控制器1220可以包括执行与半导体装置1100的通信的nand接口(i/f)1221。可以通过nand接口1221传输用于控制半导体装置1100的控制命令、要写入半导体装置1100的多个存储器单元晶体管mct的数据、要从半导体装置1100的多个存储器单元晶体管mct读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
31.图2是示意性地示出根据发明构思的实施例的包括半导体装置的电子系统2000的透视图。
32.参照图2，根据发明构思的实施例的电子系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003以及dram 2004。半导体封装件2003和dram 2004可以通过形成在主基底2001上的多个布线图案2005连接到控制器2002。
33.主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互
连快速(pci-express)、串行高级技术附件(sata)、通用闪存(ufs)m-phy等的接口中的任意一者与外部主机通信。在一些实施例中，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(pmic)。
34.控制器2002可以向半导体封装件2003写入数据或者从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
35.dram 2004可以是用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在电子系统2000中的dram2004可以作为一种高速缓存存储器操作，并且可以在对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当电子系统2000包括dram2004时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
36.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、位于封装基底2100上的多个半导体芯片2200、设置在多个半导体芯片2200中的每个的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基底2100的连接结构2400以及在封装基底2100上覆盖多个半导体芯片2200和连接结构2400的模制层2500。
37.封装基底2100可以是包括多个封装上垫2130的印刷电路板。多个半导体芯片2200中的每个可以包括输入/输出垫2210。输入/输出垫2210可以对应于图1的输入/输出垫1101。多个半导体芯片2200中的每个可以包括多个栅极堆叠体3210(见图3)和多个沟道结构3220(见图3)。多个半导体芯片2200中的每个可以包括参照图5至图7g的半导体装置100、100a、100b、100c、100d、100e、100f和100g中的至少一者。
38.在一些实施例中，连接结构2400可以是将输入/输出垫2210电连接到封装上垫2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。根据实施例，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括贯穿硅过孔(或称为“硅通孔”)(tsv)的连接结构而不是接合线方法的连接结构2400彼此电连接。
39.在一些实施例中，控制器2002和多个半导体芯片2200可以包括在一个封装件中。在实施例中，控制器2002和多个半导体芯片2200安装在与主基底2001不同的单独的中介基底上，并且控制器2002和多个半导体芯片2200可以通过形成在中介基底上的布线彼此连接。
40.图3是示意性地示出根据发明构思的实施例的半导体封装件的剖视图。图3示出了关于沿着图2的切割线ii-ii'截取的剖视图的更详细的构造。
41.参照图3，在半导体封装件2003中，封装基底2100可以是印刷电路板。封装基底2100可以包括封装基底主体2120、设置在封装基底主体2120的上表面上的多个封装上垫(或称为上垫)2130(见图2)、设置在封装基底主体2120的下表面上或通过封装基底主体2120的下表面暴露的多个下垫2125以及在封装基底主体2120内部将多个上垫2130和多个
下垫2125电连接的多条内部布线2135。多个上垫2130可以电连接到多个连接结构2400。多个下垫2125可以通过多个导电连接件2800连接到图2中所示的电子系统2000的主基底2001上的多个布线图案2005。
42.多个半导体芯片2200中的每个可以包括半导体基底3010以及在半导体基底3010上顺序堆叠的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括多条外围布线3110。第二结构3200可以包括共源极线3205、位于共源极线3205上的栅极堆叠体3210、穿透栅极堆叠体3210的沟道结构3220以及电连接到沟道结构3220的位线3240。栅极堆叠体3210可以包括台阶结构。第二结构3200还可以包括穿透台阶结构的多个虚设沟道结构150d(见图6b)和设置在多个虚设沟道结构150d(见图6b)上的多个虚设接触件(dc)171(dc)(见图6b)。多个虚设沟道结构150d(见图6b)和多个dc 171(dc)(见图6b)的更详细构造及各种修改与稍后将参照图5至图7g描述的大体上相同。
43.多个半导体芯片2200中的每个可以包括贯穿布线3245，贯穿布线3245电连接到第一结构3100的多条外围布线3110并且延伸到第二结构3200中。贯穿布线3245可以设置在栅极堆叠体3210外部。在其他实施例中，半导体封装件2003还可以包括穿透栅极堆叠体3210的贯穿布线。多个半导体芯片2200中的每个还可以包括电连接到第一结构3100的多条外围布线3110的输入/输出垫(图2的2210)。
44.图4是示意性地示出根据发明构思的实施例的半导体封装件2003a的剖视图。图4示出了与沿着图2的线ii-ii'截取的剖面对应的部分的构造。
45.参照图4，半导体封装件2003a具有与参照图3描述的半导体封装件2003的构造基本相同的构造。然而，半导体封装件2003a包括多个半导体芯片2200a。多个半导体芯片2200a中的每个可以包括半导体基底4010、位于半导体基底4010上的第一结构4100以及在第一结构4100上通过晶片(或晶圆)接合方法接合到第一结构4100的第二结构4200。
46.第一结构4100可以包括外围电路区域，外围电路区域包括外围布线4110和多个第一连接结构4150。第二结构4200可以包括共源极线4205、在共源极线4205与第一结构4100之间的栅极堆叠体4210以及穿透栅极堆叠体4210的沟道结构4220。栅极堆叠体4210可以包括台阶结构。第二结构4200还可以包括穿透台阶结构的多个虚设沟道结构150d(见图6b)和设置在多个虚设沟道结构150d(见图6b)上的多个dc 171(dc)(见图6b)。多个虚设沟道结构150d(见图6b)和多个dc 171(dc)(见图6b)的更详细构造及各种修改与稍后将参照图5至图7g描述的大体上相同。
47.此外，多个半导体芯片2200a中的每个可以包括分别与栅极堆叠体4210的多条字线wl(见图1)电连接的多个第二连接结构4250。例如，多个第二连接结构4250可以通过分别电连接到沟道结构4220的多条位线4240以及电连接到多条字线wl(见图1)的接触结构cts电连接到多个沟道结构4220和多条字线wl(见图1)。
48.第一结构4100的多个第一连接结构4150和第二结构4200的多个第二连接结构4250可以彼此接合。多个第一连接结构4150和多个第二连接结构4250的接合部分可以包括例如铜(cu)。
49.图3中所示的多个半导体芯片2200和图4中所示的多个半导体芯片2200a可以通过具有接合线形状的多个连接结构2400(见图2)彼此电连接。在其他实施例中，图3中所示的多个半导体芯片2200和图4中所示的多个半导体芯片2200a可以通过包括tsv的连接结构彼
此电连接。
50.图5是示出根据实施例的半导体装置的布局图。
51.图6a是沿着图5的切割线6a-6a'截取的剖视图。
52.图6b是沿着图5的切割线6b-6b'截取的剖视图。
53.参照图5至图6b，半导体装置100可以包括第一半导体器件层l1和第二半导体器件层l2，第一半导体器件层l1包括外围电路，第二半导体器件层l2包括分别作为存储器单元串cstr(见图1)操作的多个沟道结构150。第二半导体器件层l2可以设置在第一半导体器件层l1上。第一半导体器件层l1可以对应于图1的第一结构1100f，并且第二半导体器件层l2可以对应于图1的第二结构1100s。
54.第一半导体器件层l1可以包括基底101、设置在基底101上的外围晶体管105、电连接到外围晶体管105的外围电路布线以及覆盖外围晶体管105和外围电路布线的下绝缘层110。根据一些实施例，下绝缘层110可以包括绝缘材料。根据一些实施例，下绝缘层110可以包括但不限于氧化硅、氮化硅、氮氧化硅等。
55.根据一些实施例，基底101可以是包括诸如单晶硅或单晶锗的半导体材料的半导体基底。基底101可以包括例如诸如硅、锗、硅锗等的半导体材料，并且还可以包括外延层、绝缘体上硅(soi)层、绝缘体上锗(goi)层、绝缘体上半导体(seoi)层等。可以在基底101上形成用于限定有源区和无源区的沟槽以及填充在沟槽中的器件分离层(例如，器件隔离层)102。基底101可以包括单元阵列区域car和接触区域cntr，在单元阵列区域car中形成有图1的多个存储器单元串cstr，接触区域cntr用于提供与单元阵列区域car中的多个存储器单元晶体管mct的栅电极有关的接触件。
56.根据一些实施例，外围晶体管105可以构成图1中所示的解码器电路1110、页缓冲器1120和逻辑电路1130。根据一些实施例，外围晶体管105可以构成共源极线驱动器。
57.外围电路布线可以包括在基底101上顺序堆叠的多个导电图案115。另外，外围电路布线还可以包括外围晶体管105和将形成在不同水平(level，或“高度”)处的多个导电图案115连接的多个导电过孔111。根据一些实施例，外围电路布线被示出为包括三层导电图案115和将三层导电图案115连接的导电过孔111，但不限于此。外围电路布线可以包括一层或更多层导电图案以及将一层或更多层导电图案连接的过孔。
58.根据一些实施例，导电图案115和导电过孔111可以包括导电材料。根据一些实施例，导电图案115和导电过孔111可以包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据一些实施例，导电图案115和导电过孔111可以包括多晶硅。
59.第二半导体器件层l2可以包括共源极线csl、设置在共源极线csl上的第一半导体层至第三半导体层121、122和123、在第一半导体层至第三半导体层121、122和123上交替且重复堆叠的多个绝缘层130和多个栅电极140以及覆盖多个绝缘层130和多个栅电极140的第一上绝缘层161。第二半导体器件层l2可以包括穿透多个绝缘层130、多个栅电极140和第一上绝缘层161的沟道结构150和多个虚设沟道结构150d。第二半导体器件层l2可以包括覆盖下覆(underlying)层且填充具有沟槽形状的串选择线切口sslc的第二上绝缘层163。第二半导体器件层l2可以包括覆盖下覆层且填充具有沟槽形状的字线切口wlc的第三上绝缘层165。根据一些实施例，第二半导体器件层l2还可以包括用于多个栅电极140和穿透多个栅电极140的沟道结构150的布线，以作为存储器单元阵列操作。
60.多个栅电极140可以从单元阵列区域car和接触区域cntr延伸(例如，在单元阵列区域car和接触区域cntr中延伸，或者从单元阵列区域car延伸到接触区域cntr中)。多个栅电极140的设置在单元阵列区域car中的部分可以用作存储器单元串cstr(见图1)的地选择晶体管、串选择晶体管和存储器单元晶体管的栅电极。接触区域cntr中的多个栅电极140可以构成台阶结构，在该台阶结构中，多个栅电极140设置得越低，多个栅电极140在x方向上从单元阵列区域car突出得越远。例如，最上面的栅电极140(se)可以相对于在下的栅电极140(se)在x方向上突出。
61.共源极线csl可以设置在第一半导体器件层l1上。根据一些实施例，共源极线csl可以具有平板形状。根据一些实施例，共源极线csl可以包括钨(w)或w化合物。
62.第一半导体层至第三半导体层121、122和123可以设置在共源极线csl上。第一半导体层至第三半导体层121、122和123中的每个可以是支撑多个绝缘层130和多个栅电极140的支撑层。根据实施例，可以省略第一半导体层至第三半导体层121、122和123中的任意一个。
63.第一半导体层121可以设置在共源极线csl上。第二半导体层122可以设置在第一半导体层121上，并且第三半导体层123可以设置在第二半导体层122上。根据一些实施例，第二半导体层122可以包括使第一半导体层121的上表面暴露的开口。根据一些实施例，第三半导体层123可以通过第二半导体层122的开口接触第一半导体层121的一部分。
64.根据一些实施例，第一半导体层至第三半导体层121、122和123可以包括晶体硅或非晶硅。在一些实施例中，第一半导体层至第三半导体层121、122和123可以是掺杂的硅层。根据一些实施例，第一半导体层至第三半导体层121、122和123可以以基本相同的浓度掺杂，但不限于此。
65.根据一些实施例，多个栅电极140可以与图1中所示的晶体管的栅电极对应。更具体地，两个最下面的栅电极140(ge)可以与图1的下晶体管lt1和lt2的栅电极对应，两个最上面的栅电极140(se)可以与图1的上晶体管ut1和ut2的栅电极对应，并且设置在两个最下面的栅电极140(ge)与两个最上面的栅电极140(se)之间的栅电极140(we)可以与图1的多个存储器单元晶体管mct的栅电极对应。
66.根据一些实施例，一个或更多个虚设栅电极可以附加地设置在栅电极140(ge)与栅电极140(we)之间和/或对应的栅电极140(se)与栅电极140(we)之间。在这种情况下，可以减小在多个相邻的栅电极140之间发生的单元间干扰。
67.根据一些实施例，多个栅电极140可以包括导电材料。根据一些实施例，多个栅电极140中的每个可以包括多个层。例如，多个栅电极140中的每个可以包括第一阻挡层、第二阻挡层和栅极导电层。第一阻挡层和第二阻挡层中的每个可以具有共形厚度，但不限于此。根据一些实施例，第一阻挡层可以包括金属氧化物(例如，氧化铝)、金属氮化物和金属氮氧化物中的任意一种，并且第二阻挡层可以包括氮化钛。栅极导电层可以包括例如诸如钨的导电材料。作为另一实例，栅极导电层可以包括钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍以及多晶硅。
68.在一些实施例中，稍后将描述的第一接触件171和第二接触件173、位线接触件172以及第一上导电图案181和第二上导电图案183可以包括在此针对栅电极140描述的材料中的任意一种或更多种。
69.在一些实施例中，第一上绝缘层161和第二上绝缘层163可以设置在最上面的栅电极140(se)上。第一上绝缘层161和第二上绝缘层163可以包括绝缘材料。根据实施例，串选择线切口sslc可以使栅电极140(se)分离并使第一上绝缘层161分离，并且第二上绝缘层163可以填充在串选择线切口sslc中。
70.根据一些实施例，多个沟道结构150可以在z方向上穿透单元阵列区域car上的第一上绝缘层161、多个栅电极140和多个绝缘层130。根据一些实施例，沟道结构150可以穿透第二半导体层122和第三半导体层123。根据一些实施例，沟道结构150的下部可以被第一半导体层121围绕。因此，沟道结构150的上表面可以与第一上绝缘层161(例如，第一上绝缘层161的上表面)共面，并且沟道结构150的下表面可以处于比第一半导体层121的上表面低的水平。相邻的沟道结构150可以在x方向和y方向上以一定间距(interval)彼此间隔开。
71.根据一些实施例，每个沟道结构150可以包括多个层。根据一些实施例，每个沟道结构150可以包括栅极绝缘层155、沟道层153和填充绝缘层151。
72.根据一些实施例，栅极绝缘层155可以具有共形厚度。根据一些实施例，栅极绝缘层155可以构成沟道结构150的底表面和外表面。因此，根据一些实施例，栅极绝缘层155可以使沟道层153与多个栅电极140绝缘。
73.根据一些实施例，栅极绝缘层155可以包括具有共形厚度的多个层。根据一些实施例，栅极绝缘层155可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。隧穿绝缘层可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层可以是存储从沟道层153隧穿的电子的区域，并且可以包括氮化硅、氮化硼、硼氮化硅或掺杂有杂质的多晶硅。阻挡绝缘层可以包括具有高介电常数值的介电材料。阻挡绝缘层可以包括例如氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钽等的单层或堆叠层。
74.根据一些实施例，栅极绝缘层155可以不设置在与第二半导体层122的水平相同的水平上。这是因为在对第二半导体层122的替换工艺期间去除了栅极绝缘层155的一部分，因此第二半导体层122和沟道层153可以彼此连接。
75.根据一些实施例，沟道层153可以填充在由栅极绝缘层155限定的内部空间中。形成在栅极绝缘层155的内壁上的沟道层153可以具有恒定的厚度。根据一些实施例，沟道层153的上部可以具有比沟道层153的侧壁的厚度大的厚度。
76.根据一些实施例，填充绝缘层151可以填充在由沟道层153限定的空间中。填充绝缘层151的上表面可以被沟道层153的上部覆盖。根据一些实施例，沟道层153的上表面可以用作用于提供与位线接触件172的电连接的垫。在一些情况下，可以在沟道层153的上表面上设置单独的接触垫。
77.在图6a中，栅极绝缘层155被示出为覆盖沟道层153的下表面，但不限于此。例如，栅极绝缘层155可以使沟道层153的下表面暴露并且仅构成沟道结构150的侧壁。在这种情况下，通过选择性外延生长工艺生长的半导体图案可以接触沟道层153的下表面，并且沟道层153可以不直接连接到上基底。
78.根据一些实施例，多个虚设沟道结构150d中的每个可以在z方向上穿透接触区域cntr上的第一上绝缘层161、多个栅电极140和多个绝缘层130。根据一些实施例，多个虚设沟道结构150d可以穿透第二半导体层122和第三半导体层123。在一些实施例中，多个虚设沟道结构150d的下部可以被第一半导体层121围绕。因此，多个虚设沟道结构150d中的每个
的上表面可以与第一上绝缘层161(例如，第一上绝缘层161的上表面)共面，并且多个虚设沟道结构150d中的每个的下表面可以处于比第一半导体层121的上表面低的水平。
79.多个虚设沟道结构150d可以在x方向和y方向上以一定间距彼此间隔开。根据实施例，每个单元栅极接触件171(cmc)在栅电极140上位于设置在正方形的各个顶点处的四个虚设沟道结构150d之间(例如，被设置在正方形的相应顶点处的四个虚设沟道结构150d围绕)，并且单元栅极接触件171(cmc)中的对应的单元栅极接触件171(cmc)设置在由四个相邻的虚设沟道结构150d形成的正方形的中点(midpoint)处，但是发明构思不限于此。更具体地，在接触区域cntr中，单元栅极接触件171(cmc)中的一个单元栅极接触件171(cmc)和多个虚设沟道结构150d中的四个虚设沟道结构150d形成在多个栅电极140中的每个的暴露部分中/上，但是发明构思不限于此。
80.这里，多个栅电极140的暴露部分意味着突出部分，在该突出部分上未设置多个栅电极140的附加(上覆(overlying))层，使得对应的单元栅极接触件171(cmc)形成。多个栅电极140中的每个栅电极140可以比多个栅电极140中的紧邻地位于该栅电极140上方的一个栅电极140在x方向上突出得远，因此，多个栅电极140中的每个栅电极140的一部分可以暴露。多个栅电极140的暴露部分可以接触第一上绝缘层161。
81.多个虚设沟道结构150d中的每个的水平剖面面积可以比沟道结构150中的每个的水平剖面面积大。与沟道结构150不同，多个虚设沟道结构150d中的每个的水平剖面可以具有椭圆形形状。多个虚设沟道结构150d可以是用于抑制/防止由接触区域cntr上的多个栅电极140组成的台阶结构塌陷的支撑结构。
82.根据一些实施例，多个虚设沟道结构150d中的每个可以包括多个层。根据一些实施例，多个虚设沟道结构150d中的每个可以包括虚设栅极绝缘层155d、虚设沟道层153d和虚设填充绝缘层151d。
83.根据一些实施例，虚设栅极绝缘层155d可以具有共形厚度。根据一些实施例，虚设栅极绝缘层155d可以构成虚设沟道结构150d的底表面和外表面。因此，根据一些实施例，虚设栅极绝缘层155d可以完全覆盖虚设沟道层153d的侧表面和下表面，从而使虚设沟道层153d与多个栅电极140以及第一半导体层121、第二半导体层122和第三半导体层123绝缘。
84.根据一些实施例，与栅极绝缘层155类似，虚设栅极绝缘层155d可以包括具有共形厚度的多个层。根据一些实施例，与栅极绝缘层155类似，虚设栅极绝缘层155d可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。
85.在一些实施例中，虚设栅极绝缘层155d可以设置在与第二半导体层122的水平相同的水平上。因此，虚设沟道层153d可以与第二半导体层122间隔开，且虚设栅极绝缘层155d位于虚设沟道层153d与第二半导体层122之间。虚设沟道层153d可以与第二半导体层122绝缘。
86.根据一些实施例，虚设沟道层153d可以填充在由虚设栅极绝缘层155d限定的内部空间的一部分中。形成在虚设栅极绝缘层155d的内壁上的虚设沟道层153d可以具有恒定的厚度。根据一些实施例，虚设沟道层153d的上部可以具有比虚设沟道层153d的侧壁的厚度大的厚度。
87.根据一些实施例，虚设填充绝缘层151d可以填充在由虚设沟道层153d限定的空间中。虚设填充绝缘层151d的上表面可以被虚设沟道层153d的上部覆盖。根据一些实施例，虚
设沟道层153d的上表面可以接触虚设接触件171(dc)。
88.根据一些实施例，字线切口wlc可以是在z方向上穿透第一上绝缘层161和第二上绝缘层163、多个栅电极140以及多个绝缘层130的沟槽。
89.根据一些实施例，字线切口wlc可以穿透第三半导体层123，但不限于此。根据一些实施例，字线切口wlc可以穿透第二半导体层122，但不限于此。根据一些实施例，字线切口wlc可以穿透第一半导体层121的一部分，但不限于此。根据一些实施例，字线切口wlc可以使设置在相同竖直水平处的多个不同的栅电极140彼此绝缘。根据一些实施例，字线切口wlc可以在x方向上延伸以使多个栅电极140在y方向上分离。字线切口wlc在x方向上的长度可以大于多个栅电极140在x方向上的长度。因此，字线切口wlc可以使多个栅电极140完全分离。因此，水平地间隔开的多个栅电极140可以作为不同的晶体管(例如，地选择晶体管、存储器单元晶体管和/或串选择晶体管)的栅极操作。
90.根据一些实施例，字线切口wlc可以在z方向上具有锥形形状。这里，锥形形状可以指字线切口wlc的水平宽度(例如，在y方向上的宽度)朝向第一半导体层至第三半导体层121、122和123减小所呈的形状。尽管未清楚地示出，但是与多个相邻的绝缘层130相比，多个栅电极140可以在与字线切口wlc相邻的部分中具有凹陷结构。这可以在稍后将描述的节点分离工艺中通过使栅电极材料凹陷来形成。
91.参照图6a，示出了在相邻的字线切口wlc之间设置一个串选择线切口sslc，但是发明构思不限于此。例如，可以在相邻的字线切口wlc之间设置两个或更多个串选择线切口sslc。
92.第三上绝缘层165可以设置在第二上绝缘层163上。第三上绝缘层165可以包括绝缘材料。第三上绝缘层165可以覆盖在下的结构并且填充在字线切口wlc中。
93.根据一些实施例，第一接触件171和第二接触件173以及位线接触件172可以在与第三上绝缘层165的至少一部分的水平相同的水平处在z方向上延伸。根据一些实施例，第一接触件171和位线接触件172可以进一步穿透第二上绝缘层163。
94.第一接触件171可以包括单元栅极接触件171(cmc)和虚设接触件171(dc)。单元栅极接触件171(cmc)的上表面和虚设接触件171(dc)的上表面可以处于相同的水平(例如，可以共面)。然而，单元栅极接触件171(cmc)的下表面和虚设接触件171(dc)的下表面可以处于不同的水平。例如，虚设接触件171(dc)的下表面可以比单元栅极接触件171(cmc)的下表面距基底101的上表面远。
95.根据实施例，单元栅极接触件171(cmc)的水平剖面面积可以与虚设接触件171(dc)的水平剖面面积不同。根据实施例，单元栅极接触件171(cmc)的水平剖面面积可以大于虚设接触件171(dc)的水平剖面面积。根据实施例，单元栅极接触件171(cmc)的上表面的水平面积可以大于虚设接触件171(dc)的上表面的水平面积。
96.根据一些实施例，多个位线接触件172可以多个接触沟道层153，多个单元栅极接触件171(cmc)可以接触接触区域的多个栅电极140，并且多个虚设接触件171(dc)可以接触多个虚设沟道层153d。
97.根据一些实施例，第一上导电图案181可以形成在单元栅极接触件171(cmc)上。单元栅极接触件171(cmc)可以被构造为电连接到第一上导电图案181。
98.根据一些实施例，第一上导电图案181可以不形成在虚设接触件171(dc)上。因此，
虚设接触件171(dc)可以不与第一上导电图案181竖直地叠置，并且可以彼此水平地间隔开。根据一些实施例，虚设接触件171(dc)的上表面可以接触第三上绝缘层165。
99.第二接触件173和第二上导电图案183可以形成在第一上导电图案181上。第二接触件173可以在z方向上在第三上绝缘层165中延伸。第二接触件173可以被构造为电连接到第一上导电图案181。
100.第二上导电图案183可以在水平方向(即，x方向和y方向)上延伸。第二上导电图案183可以包括位线183(bl)和字线183(wl)。第二上导电图案183可以被构造为电连接到第二接触件173。
101.位线183(bl)可以在z方向上与沟道结构150叠置，并且可以在y方向上延伸。两条位线183(bl)可以经过沟道结构150中的每个上方。换言之，沟道结构150中的每个可以与位线183(bl)中的相应的两条位线183(bl)竖直地叠置。在一些实施例中，位线183(bl)和字线183(wl)都可以在z方向上不与虚设接触件171(dc)竖直地叠置。
102.在其他实施例中，第一上导电图案181、第二接触件173和第二上导电图案183中的至少一者可以形成在虚设接触件171(dc)上。在这种情况下，虚设接触件171(dc)可以与第一上导电图案181、第二接触件173和第二上导电图案183中的至少一者竖直地叠置。即使在这种情况下，虚设接触件171(dc)也可以电浮置，而不连接到外部控制电路等。
103.根据实施例，半导体装置100可以包括在接触区域cntr中形成在多个虚设沟道结构150d上的虚设接触件171(dc)。因此，在稍后将描述的用于形成单元栅极接触件171(cmc)的蚀刻工艺中，多个虚设沟道结构150d可以不作为浮置电容器操作，以抑制/防止单元栅极接触件171(cmc)的形状变形(distorted)，因此，可以改善半导体装置100的可靠性。
104.图7a至图7g是示出根据其他实施例的半导体装置100a、100b、100c、100d、100e、100f和100g的平面图。
105.为了便于描述，可以省略参照图5至图6b给出的冗余描述，并且将主要描述差异。
106.参照图7a，半导体装置100a与图5的半导体装置100类似，但是可以在接触区域cntr中在字线切口wlc与串选择线切口sslc(例如，串选择线切口sslc及其在x方向上的延长线)之间在多个栅电极140的暴露部分中包括两个虚设沟道结构150da。两个虚设沟道结构150da可以在x方向上彼此间隔开，且一个单元栅极接触件171(cmc)位于两个虚设沟道结构150da之间。
107.两个虚设沟道结构150da中的每个的水平剖面可以是具有与y方向(例如，位线延伸方向)平行的长轴和与x方向(例如，阶梯方向(stairs direction))平行的短轴的椭圆。可以在每个虚设沟道结构150da中形成一个虚设接触件171(dc)。
108.根据实施例，随着虚设沟道结构150da的尺寸增大，可以使用更小数量的虚设沟道结构150da来支撑接触区域cntr的栅电极140。因此，减小了虚设接触件171(dc)的数量和密度，因此可以减轻用于形成虚设接触件171(dc)的掩模版(reticle，或“光罩”)的光学邻近校正(optical proximity correction)的负担，并且可以改善半导体装置100a的生产率。
109.参照图7b，半导体装置100b与图7a的半导体装置100a类似，但是每个虚设接触件171b(dc)的水平剖面可以是具有与y方向(例如，位线延伸方向)平行的长轴和与x方向(例如，阶梯方向)平行的短轴的椭圆。
110.根据实施例，可以减轻用于形成虚设接触件171b(dc)的掩模版的光学邻近校正的
负担，并且可以改善半导体装置100b的生产率。
111.参照图7c，半导体装置100c与图5的半导体装置100类似，但是可以在接触区域cntr中在字线切口wlc与串选择线切口sslc(例如，串选择线切口sslc及其在x方向上的延长线)之间在多个栅电极140的暴露部分中包括两个虚设沟道结构150dc。虚设沟道结构150dc中的相邻的两个虚设沟道结构150dc可以在y方向上彼此间隔开，且单元栅极接触件171(cmc)中的对应的一个单元栅极接触件171(cmc)位于相邻的两个虚设沟道结构150dc之间。
112.两个虚设沟道结构150dc中的每个的水平剖面可以是具有与y方向(例如，位线延伸方向)平行的短轴和与x方向(例如，阶梯方向)平行的长轴的椭圆。可以在每个虚设沟道结构150dc中形成一个虚设接触件171(dc)。
113.根据实施例，减小了虚设接触件171(dc)的数量和密度，因此可以减轻用于形成虚设接触件171(dc)的掩模版的光学邻近校正的负担，并且可以改善半导体装置100c的生产率。
114.参照图7d，半导体装置100d与图7c的半导体装置100c类似，但是每个虚设接触件171d(dc)的水平剖面可以是具有与y方向(例如，位线延伸方向)平行的短轴和与x方向(例如，阶梯方向)平行的长轴的椭圆。
115.根据实施例，可以减轻用于形成虚设接触件171d(dc)的掩模版的光学邻近校正的负担，并且可以改善半导体装置100d的生产率。
116.参照图7e，半导体装置100e与图7c的半导体装置100c类似，但是虚设沟道结构150de可以穿透不同栅电极140的暴露部分。例如，在图中从左起排列第三的四个虚设沟道结构150de可以从顶部穿透第二个栅电极140(se)的暴露部分并且从顶部穿透第三个栅电极140(we)的暴露部分。
117.四个虚设沟道结构150de可以与单元栅极接触件171(cmc)交叉设置。更具体地，单元栅极接触件171(cmc)可以不设置在沿y方向对准的两个虚设沟道结构150de之间。每个虚设沟道结构150de可以是具有与y方向(例如，位线延伸方向)平行的短轴和与x方向(例如，阶梯方向)平行的长轴的椭圆。
118.根据实施例，可以减轻用于形成虚设接触件171(dc)的掩模版的光学邻近校正的负担，并且可以改善半导体装置100e的生产率。
119.参照图7f，半导体装置100f与图5的半导体装置100类似，但是还可以包括置于多个虚设沟道结构150d与虚设接触件171(dc)之间的多个连接图案180f。因此，多个虚设沟道结构150d和多个虚设接触件171(dc)可以利用位于它们之间的多个连接图案180f在z方向上连接。当从上方观看时，多个连接图案180f可以是具有圆角的中空正方形。
120.多个连接图案180f可以与多个单元栅极接触件171(cmc)在x方向上交替地设置。例如，多个单元栅极接触件171(cmc)中的对应的一个单元栅极接触件171(cmc)可以设置在多个连接图案180f中的相邻的两个连接图案180f之间，并且多个连接图案180f中的对应的一个连接图案180f可以设置在多个单元栅极接触件171(cmc)中的相邻的两个单元栅极接触件171(cmc)之间。
121.根据实施例，多个连接图案180f可以被构造为电连接到多个虚设沟道结构150d。根据实施例，多个连接图案180f中的每个可以被构造为电连接到多个虚设沟道结构150d中
的至少两个虚设沟道结构150d。根据实施例，多个连接图案180f中的每个可以被构造为电连接到多个虚设沟道结构150d中的四个虚设沟道结构150d。
122.根据实施例，多个连接图案180f可以被构造为电连接到多个虚设接触件171(dc)。根据实施例，多个连接图案180f中的每个可以被构造为电连接到多个虚设接触件171(dc)中的对应的一个虚设接触件171(dc)。
123.根据实施例，多个虚设接触件171(dc)可以被构造为通过多个连接图案180f电连接到多个虚设沟道结构150d。多个虚设接触件171(dc)可以在z方向上不与多个虚设沟道结构150d叠置。多个虚设接触件171(dc)可以与多个虚设沟道结构150d水平地(即，在x方向和y方向上)间隔开。
124.根据实施例，可以减轻用于形成虚设接触件171(dc)的掩模版的光学邻近校正的负担，并且可以改善半导体装置100f的生产率。
125.参照图7g，半导体装置100g可以与图7f的半导体装置100f类似，但是当从顶部观看时，连接图案180g的形状可以呈h形状。
126.图8是示出根据实施例的制造半导体装置的方法的流程图。
127.图9a至图16b是示出根据实施例的制造半导体装置的方法的剖视图。
128.更具体地，图9a、图10a、图11a、图12a、图13a、图14a、图15a和图16a是与图6a对应的部分的剖视图，并且图9b、图10b、图11b、图12b、图13b、图14b、图15b和图16b是与图6b对应的部分的剖视图。
129.参照图8至图9b，在p110中可以设置多个绝缘层130和多个牺牲层135。
130.在设置多个绝缘层130和多个牺牲层135之前，可以设置第一半导体器件层l1。设置第一半导体器件层l1可以包括：在基底101上形成器件分离层102；利用光致抗蚀剂图案对基底101执行第一离子注入工艺，以在基底101上顺序地(或以相反的顺序)形成p阱区和n阱区；形成外围晶体管105；图案化导电材料并且提供绝缘材料，从而形成包括导电过孔111和导电图案115的外围电路布线以及覆盖外围电路布线的下绝缘层110。
131.可以在下绝缘层110上设置共源极线csl和第一半导体层121。可以通过使用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺等来形成共源极线csl和第一半导体层121。
132.可以在第一半导体层121上设置下牺牲层124，并且可以图案化并去除下牺牲层124的一部分，然后，可以在下牺牲层124上共形地设置第三半导体层123。因此，第一半导体层121和第三半导体层123可以在去除了下牺牲层124的部分处彼此接触。第一半导体层121和第三半导体层123可以包括掺杂的硅。
133.根据一些实施例，下牺牲层124可以包括绝缘材料。根据一些实施例，下牺牲层124可以包括氧化硅、氮化硅和氮氧化硅中的任意一种。根据一些实施例，下牺牲层124可以相对于多个绝缘层130具有高蚀刻选择性。
134.随后，可以在第三半导体层123上交替堆叠多个牺牲层135和多个绝缘层130。根据一些实施例，多个绝缘层130和多个牺牲层135可以包括不同的材料。根据一些实施例，多个绝缘层130和多个牺牲层135可以对彼此具有高蚀刻选择性。例如，当多个牺牲层135包括氧化硅时，多个绝缘层130可以包括氮化硅。作为另一示例，当多个牺牲层135包括氮化硅时，多个绝缘层130可以包括氧化硅。作为另一实例，当多个牺牲层135包括未掺杂的多晶硅时，
多个绝缘层130可以包括氮化硅或氧化硅。可以在最上面的牺牲层135上设置第一上绝缘层161。
135.多个牺牲层135可以在接触区域cntr中构成与上面描述的栅电极140的台阶结构类似的台阶结构。因此，多个牺牲层135中的每个可以在接触区域cntr上包括暴露部分。
136.参照图8、图10a和图10b，在p120中可以形成沟道结构150和虚设沟道结构150d。
137.为了形成多个沟道结构150和多个虚设沟道结构150d，在第一上绝缘层161上设置光致抗蚀剂材料层之后，可以顺序地执行曝光操作、显影操作和蚀刻操作，以形成穿透第一上绝缘层161、多个绝缘层130、多个牺牲层135、第三半导体层123和下牺牲层124的多个沟道孔和多个虚设沟道孔。沟道孔可以形成在单元阵列区域car中，并且虚设沟道孔可以形成在接触区域cntr中。虚设沟道孔的结构可以与参照图5至图7g描述的虚设沟道孔的结构中的任意一者相同。
138.随后，可以顺序地且共形地设置填充在沟道孔中的每个以及虚设沟道孔中的至少一些中的栅极绝缘材料层、沟道材料层和填充绝缘材料层。根据一些实施例，栅极绝缘材料层可以包括顺序地设置的电荷阻挡材料层、电荷存储材料层和隧穿绝缘材料层。此后，可以执行回蚀工艺，使得第一上绝缘层161的上表面暴露。随后，在进一步去除沟道孔(例如，以及虚设沟道孔)中的填充绝缘材料层的上部之后，可以沉积与沟道材料层的材料相同的材料，从而可以覆盖填充绝缘层151的上部。每个沟道层153的上部可以提供用于接触位线接触件172(见图6a)的垫。
139.因此，可以形成包括栅极绝缘层155、沟道层153和填充绝缘层151的沟道结构150以及包括虚设栅极绝缘层155d、虚设沟道层153d和虚设填充绝缘层151d的虚设沟道结构150d。
140.随后，可以形成串选择线切口sslc。根据一些实施例，可以通过将定位为距第三半导体层123最远的两个牺牲层135干法蚀刻为彼此水平地分离来形成串选择线切口sslc。
141.参照图8、图11a和图11b，在p130中可以形成字线切口wlc。根据一些实施例，形成字线切口wlc可以包括：在顺序地设置覆盖沟道结构150的上表面和第一上绝缘层161的上表面的第二上绝缘层163以及硬掩模图案之后，使用硬掩模图案作为蚀刻掩模来蚀刻第一上绝缘层161和第二上绝缘层163、多个牺牲层135以及多个绝缘层130。根据一些实施例，在使用硬掩模图案作为蚀刻掩模的蚀刻工艺中，还可以蚀刻第三半导体层123、下牺牲层124以及第一半导体层121的一部分，但不限于此。
142.在形成字线切口wlc之后，可以去除硬掩模图案。根据一些实施例，字线切口wlc可以在z方向上具有锥形形状。根据一些实施例，字线切口wlc在x方向上的长度可以大于多个牺牲层135中的每个在x方向上的长度。因此，字线切口wlc可以使多个牺牲层135彼此水平地分离。
143.随后，参照图11a至图12b，可以去除下牺牲层124。
144.根据一些实施例，可以通过在字线切口wlc上设置字线切口衬里材料层，然后去除字线切口衬里材料层的下部来形成字线切口衬里(liner，或“衬层”)。字线切口衬里可以是(例如，包括)相对于下牺牲层124具有高蚀刻选择性的材料。多个牺牲层135可以被字线切口衬里覆盖，但是下牺牲层124可以被暴露。字线切口衬里可以是在去除下牺牲层124的工艺中用于保护多个牺牲层135的层。
145.即使当下牺牲层124被去除时，第一半导体层121和第三半导体层123的相应部分也彼此接触，从而抑制/防止多个绝缘层130和多个牺牲层135塌陷。在去除下牺牲层124之后，可以去除字线切口衬里。
146.此后，参照图13a和图13b，可以形成第二半导体层122。
147.形成第二半导体层122可以包括去除栅极绝缘层155的一部分以及设置第二半导体层122。根据实施例，可以通过湿法蚀刻去除栅极绝缘层155。
148.随后，可以在通过选择性去除下牺牲层124(见图11a)而形成的空间中设置第二半导体层122。根据一些实施例，第二半导体层122可以包括以与第一半导体层121和第三半导体层123以其被掺杂的浓度基本相同的浓度掺杂的硅。根据一些其他实施例，第二半导体层122可以包括以与第一半导体层121和第三半导体层123以其被掺杂的浓度不同的浓度掺杂的硅或者未掺杂的硅。根据一些实施例，因为第一半导体层121和第三半导体层123的掺杂剂由于后续的热处理工艺而扩散，所以第二半导体层122可以以与第一半导体层121和第三半导体层123以其被掺杂的浓度基本相同的浓度掺杂。第二半导体层122可以接触沟道层153。因此，可以形成用于多个沟道结构150中的每个作为存储器单元串操作的电荷移动路径。第二半导体层122可以与虚设沟道层153d间隔开并且可以不接触虚设沟道层153d。
149.随后，参照图8以及图13a至图14b，在p140中可以形成多个栅电极140。形成多个栅电极140可以包括：通过湿法蚀刻去除多个牺牲层135；通过字线切口wlc向从其去除了多个牺牲层135的空间提供栅电极材料；以及针对节点分离而通过湿法蚀刻去除字线切口wlc中的栅电极材料。
150.随后，参照图15a和图15b，可以设置第三上绝缘层165。
151.第三上绝缘层165可以填充在字线切口wlc中并且覆盖第二上绝缘层163的上表面。通过第三上绝缘层165水平地分离的相同水平的多个栅电极140可以彼此绝缘。
152.参照图8、图16a和图16b，在p150中可以形成第一接触件171。
153.第一接触件171可以包括接触接触区域cntr的栅电极140的暴露部分的单元栅极接触件171(cmc)和接触接触区域cntr的多个虚设沟道结构150d的虚设接触件171(dc)。
154.在形成用于设置第一接触件171的孔并且提供要填充在孔中的导电材料之后，通过诸如金属化学机械抛光(cmp)的工艺使第一接触件171水平地分离，因此可以形成单元栅极接触件171(cmc)和虚设接触件171(dc)。
155.在形成第一接触件171之前，还可以形成接触沟道结构150的位线接触件172。然而，发明构思不限于此，并且可以在形成第一接触件171之后形成位线接触件172。
156.在现有技术的半导体装置中，在不作为单元串操作的多个虚设沟道结构150d上不形成虚设接触件171(dc)。因此，在形成单元栅极接触件171(cmc)的工艺中，多个虚设沟道结构150d作为浮置电容器操作。在这种情况下，多个虚设沟道结构150d被包括在初始蚀刻离子蚀刻工艺中的正离子充电，因此电压偏置被施加而改变后续的正离子的路径。因此，存在用于形成单元栅极接触件171(cmc)的孔的形状和单元栅极接触件171(cmc)的形状变形的问题。
157.根据实施例，可以在不作为单元串操作的多个虚设沟道结构150d上形成用于形成虚设接触件171(dc)的孔。因此，可以抑制/防止用于形成单元栅极接触件171(cmc)的孔的形状变形，并且可以改善制造半导体装置的可靠性。
158.接下来，参照图6a和图6b，可以通过附加地执行特定布线工艺来进一步形成第一上导电图案181、第二接触件173和第二上导电图案183。
159.因此，可以提供参照图5至图7g描述的半导体装置100、100a、100b、100c、100d、100e、100f和100g中的任意一个。
160.虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离所附权利要求的范围的情况下，可以在其中做出形式和细节上的各种改变。