阵列基板及显示面板的制作方法

1.本技术涉及显示技术领域，尤其涉及一种阵列基板及显示面板。


背景技术：

2.随着显示技术的不断发展，有机发光二极管(organic light-emitting diode，oled)显示面板，由于其具有的自发光、高响应速度、高对比度、可柔性化等特点，逐渐成为行业发展的趋势。
3.显示面板中的阵列基板包括像素驱动电路，该像素驱动电路包括驱动晶体管以及与驱动晶体管的栅极连接的补偿晶体管。补偿晶体管的漏电问题会导致驱动晶体管的栅极电压发生变化，使得驱动晶体管向发光器件提供的输出电流发生变化，从而导致显示面板出现闪烁(fliker)或者串扰(crosstalk)等画质问题。
4.因此，可通过改善补偿晶体管的漏电现象，来改善显示面板出现闪烁或者串扰等画质问题。但是，目前改善补偿晶体管的漏电现象的方式，会带来寄生电容增大以及透过率降低的问题。


技术实现要素：

5.鉴于上述问题，本技术实施例提供一种阵列基板及显示面板，以在改善补偿晶体管的漏电现象的同时，降低寄生电容以及提高透过率。
6.为了实现上述目的，本技术实施例提供如下技术方案：
7.本技术实施例的第一方面提供一种阵列基板，包括：衬底以及设置在衬底上的多个像素驱动电路，每个像素驱动电路包括补偿晶体管、驱动晶体管、参考信号线、第一电源信号线和第一连接部；补偿晶体管的第一极与驱动晶体管的第二极电连接，补偿晶体管的第二极与驱动晶体管的栅极电连接；补偿晶体管的有源部包括导体部；第一连接部与参考信号线电连接，第一连接部在衬底上的正投影与导体部在衬底上的正投影存在重叠区域，且第一连接部在衬底上的正投影与第一电源信号线在衬底上的正投影不存在重叠区域。
8.这样，通过在每个像素驱动电路中增加第一连接部，将该第一连接部与参考信号线电连接，且该第一连接部与补偿晶体管的有源部中的导体部存在交叠以形成耦合电容，可提高补偿晶体管的有源部中的导体部的电位稳定性，从而改善补偿晶体管的漏电现象；并且，由于增加的第一连接部与第一电源信号线不存在重叠区域，即第一连接部与第一电源信号线存在一定间隔距离，则可以使得第二导电层中增加的第一连接部的面积较小，从而降低寄生电容并提高显示面板的透过率。
9.在一种可以实现的实施方式中，补偿晶体管的有源部还包括第一沟道区和第二沟道区，导体部位于第一沟道区与第二沟道区之间；导体部包括相互连接的第一导体部和第二导体部；第一导体部沿第一方向延伸，第二导体部沿第二方向延伸，第一方向与第二方向相交；第一连接部在衬底上的正投影，与第一导体部和/或第二导体部在衬底上的正投影存在重叠区域。这样，在第一连接部与第一导体部和第二导体部均交叠的情况下，第一连接部
与导体部之间形成的耦合电容的电容值较大，从而使得导体部的电位更加稳定；而在第一连接部与第一导体部或第二导体部交叠的情况下，第一连接部与导体部之间形成的耦合电容的电容值较小，从而可降低参考信号线的寄生电容。
10.在一种可以实现的实施方式中，每个像素驱动电路还包括第二连接部，第二连接部的一端与参考信号线电连接，第二连接部的另一端与第一连接部电连接。这样，基于阵列基板中原有的第二连接部，来使得第一连接部与参考信号线电连接，可使得增加的第一连接部的面积较小，从而降低参考信号线的寄生电容。
11.在一种可以实现的实施方式中，参考信号线与第一电源信号线异层设置，第一连接部与参考信号线同层设置，第二连接部与第一电源信号线同层设置。这样，通过将第一连接部与参考信号线同层设置，可降低阵列基板的总膜层数量，从而降低阵列基板的总厚度；并且，可降低第一连接部与补偿晶体管的导体部之间的间隔距离，从而提高第一连接部与补偿晶体管的导体部之间形成的耦合电容，以更好的改善补偿晶体管的漏电现象。
12.在一种可以实现的实施方式中，第一连接部与第二连接部同层设置，且第一连接部还与第一电源信号线同层设置。这样，通过将增加的第一连接部与第二连接部同层设置，可降低阵列基板的总膜层数量，从而降低阵列基板的总厚度；并且，当第一连接部与第二连接部同层设置时，第一连接部与第二连接部也就不需要通过贯穿的层间介质层的过孔来实现电连接，从而降低过孔制作时的工艺复杂度。
13.在一种可以实现的实施方式中，像素驱动电路还包括第一扫描信号线和第一复位晶体管；第一复位晶体管的栅极由第一扫描信号线控制，第一复位晶体管的第一极通过第二连接部与参考信号线电连接，第一复位晶体管的第二极与驱动晶体管的栅极电连接；第二连接部在衬底上的正投影，与第一扫描信号线在衬底上的正投影交叉设置；并且，在沿着第二方向上，第一连接部和参考信号线分别位于第一扫描信号线的两侧。这样，由于新增的第一连接部位于第一扫描信号线远离参考信号线的一侧，使得第一连接部的延伸长度较小，从而可降低第一连接部的面积，以降低寄生电容并提高显示面板的透过率。
14.在一种可以实现的实施方式中，每个像素驱动电路还包括第二扫描信号线、发光控制信号线和数据线；参考信号线、第一扫描信号线、第二扫描信号线和发光控制信号线沿第一方向延伸，第一电源信号线和数据线沿第二方向延伸，第一方向与第二方向相交；第一扫描信号线位于参考信号线与第二扫描信号线之间，第二扫描信号线位于第一扫描信号线与发光控制信号线之间。
15.在一种可以实现的实施方式中，补偿晶体管的栅极由第二扫描信号线控制，且补偿晶体管的栅极为第二扫描信号线中，与补偿晶体管的沟道区存在交叠区域的部位；每个像素驱动电路还包括：数据写入晶体管、第二复位晶体管、第一发光控制晶体管、第二发光控制晶体管和存储电容；数据写入晶体管的栅极由第二扫描信号线控制，数据写入晶体管的第一极与数据线电连接，数据写入晶体管的第二极与驱动晶体管的第一极电连接；第二复位晶体管的栅极由第一扫描信号线控制，第二复位晶体管的第一极通过第二连接部与参考信号线电连接，第二复位晶体管的第二极与发光器件的第一极电连接；第一发光控制晶体管的栅极由发光控制信号线控制，第一发光控制晶体管的第一极与第一电源信号线电连接，第一发光控制晶体管的第二极与驱动晶体管的第一极电连接；第二发光控制晶体管的栅极由发光控制信号线控制，第二发光控制晶体管的第一极与驱动晶体管的第二极电连
接，第二发光控制晶体管的第二极与发光器件的第一极电连接；存储电容的第一极板与驱动晶体管的栅极电连接，存储电容的第二极板与第一电源信号线电连接。这样，直接采用第二扫描信号线作为补偿晶体管的栅极，使得像素驱动电路的电路排布更加简单；并且，基于像素驱动电路中的数据写入晶体管、第二复位晶体管、第一发光控制晶体管、第二发光控制晶体管和存储电容的连接关系，可使得像素驱动电路可以驱动发光器件正常发光。
16.在一种可以实现的实施方式中，补偿晶体管的有源部位于有源层；第一扫描信号线、第二扫描信号线、发光控制信号线和存储电容的第一极板位于第一导电层；参考信号线和存储电容的第二极板位于第二导电层；第一电源信号线和数据线位于第三导电层；第一导电层与有源层之间设置有第一栅绝缘层，第二导电层与第一导电层之间设置有第二栅绝缘层，第三导电层与第二导电层之间设置有层间介质层，且第三导电层位于层间介质层远离衬底的一侧。
17.本技术实施例的第二方面提供一种显示面板，包括上述的阵列基板。
18.第二方面各可能的实现方式，效果与第一方面以及第一方面的可能的设计中的效果类似，在此不再赘述。
19.本技术的构造以及它的其他目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
20.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1为本技术实施例提供的一种像素驱动电路的电路图；
22.图2为图1所示的像素驱动电路对应的时序图；
23.图3为相关技术中的一种阵列基板的结构示意图；
24.图4为本技术实施例提供的一种阵列基板的结构示意图；
25.图5为本技术实施例的阵列基板中的有源层的结构示意图；
26.图6为本技术实施例的阵列基板中的有源层和第一导电层的结构示意图；
27.图7为本技术实施例的阵列基板中的有源层、第一导电层和第二导电层的结构示意图；
28.图8为本技术实施例的阵列基板中的有源层、第一导电层和第二导电层以及贯穿的各个过孔的结构示意图；
29.图9为本技术实施例提供的另一种阵列基板的结构示意图；
30.图10为本技术实施例提供的再一种阵列基板的结构示意图。
具体实施方式
31.在oled显示面板中设置有阵列基板，阵列基板包括衬底以及设置在衬底上呈阵列分布的多个子像素，每个子像素包括像素驱动电路以及与像素驱动电路电连接的发光器件。如图1所示，该像素驱动电路可包括驱动晶体管m1、数据写入晶体管m2、补偿晶体管m3、
第一复位晶体管m4、第一发光控制晶体管m5、第二发光控制晶体管m6、第二复位晶体管m7和存储电容c1；此外，该像素驱动电路还包括参考信号线ref、第一电源信号线vdd、第一扫描信号线scan1、第二扫描信号线scan2、发光控制信号线em和数据线data。
32.其中，数据写入晶体管m2的栅极由第二扫描信号线scan2控制，数据写入晶体管m2的第一极与数据线data电连接，数据写入晶体管m2的第二极与驱动晶体管m1的第一极电连接。
33.补偿晶体管m3的栅极由第二扫描信号线scan2控制，补偿晶体管m3的第一极与驱动晶体管m1的第二极电连接，补偿晶体管m3的第二极与驱动晶体管m1的栅极和存储电容c1的第一极板电连接。
34.第一复位晶体管m4的栅极由第一扫描信号线scan1控制，第一复位晶体管m4的第一极与参考信号线ref电连接，第一复位晶体管m4的第二极与驱动晶体管m1的栅极电连接。
35.第二复位晶体管m7的栅极由第一扫描信号线scan1控制，第二复位晶体管m7的第一极与参考信号线ref电连接，第二复位晶体管m7的第二极与发光器件el的第一极电连接。
36.第一发光控制晶体管m5的栅极由发光控制信号线em控制，第一发光控制晶体管m5的第一极与第一电源信号线vdd电连接，第一发光控制晶体管m5的第二极与驱动晶体管m1的第一极电连接。
37.第二发光控制晶体管m6的栅极由发光控制信号线em控制，第二发光控制晶体管m6的第一极与驱动晶体管m1的第二极电连接，第二发光控制晶体管m6的第二极与发光器件el的第一极电连接。
38.存储电容c1的第一极板与驱动晶体管m1的栅极电连接，存储电容c1的第二极板与第一电源信号线vdd电连接；发光器件el的第二极与第二电源信号线vss电连接。第一电源信号线vdd上传输的电压可高于第二电源信号线vss上传输的电压。
39.在一些实施例中，驱动晶体管m1、数据写入晶体管m2、补偿晶体管m3、第一复位晶体管m4、第一发光控制晶体管m5、第二发光控制晶体管m6和第二复位晶体管m7均为p型晶体管。这时，图1所示的像素驱动电路可采用图2所示的时序图进行驱动。
40.如图2所示，在复位阶段t11，第一扫描信号线scan1输入的第一扫描信号为低电平，使得第一复位晶体管m4和第二复位晶体管m7导通，则参考信号线ref输入的参考信号通过第一复位晶体管m4传输至驱动晶体管m1的栅极，对驱动晶体管m1的栅极进行复位；并且，参考信号线ref输入的参考信号还会通过第二复位晶体管m7传输至发光器件el的第一极，对发光器件el的第一极进行复位。
41.另外，在复位阶段t11，第二扫描信号线scan2输入的第二扫描信号为高电平，使得数据写入晶体管m2和补偿晶体管m3均处于截止状态；发光控制信号线em输入的发光控制信号也为高电平，使得第一发光控制晶体管m5和第二发光控制晶体管m6均处于截止状态。
42.在数据写入阶段t12，第二扫描信号线scan2输入的第二扫描信号为低电平，使得数据写入晶体管m2和补偿晶体管m3均导通，则数据线data输入的数据信号通过数据写入晶体管m2传输至驱动晶体管m1的第一极，并依次通过驱动晶体管m1和补偿晶体管m3写入驱动晶体管m1的栅极，随着数据信号的写入，驱动晶体管m1的栅极电压逐渐升高，直到驱动晶体管m1的栅极电压升高至vdata+vth。vdata指的是数据信号的数据电压，vth指的是驱动晶体管m1的阈值电压。
43.另外，在数据写入阶段t12，第一扫描信号线scan1输入的第一扫描信号为高电平，使得第一复位晶体管m4和第二复位晶体管m7均处于截止状态；发光控制信号线em输入的发光控制信号也为高电平，使得第一发光控制晶体管m5和第二发光控制晶体管m6均处于截止状态。
44.在发光控制阶段t13，发光控制信号线em输入的发光控制信号为低电平，使得第一发光控制晶体管m5和第二发光控制晶体管m6导通，则通过第一发光控制晶体管m5、驱动晶体管m1和第二发光控制晶体管m6，向发光器件el的第一极提供驱动电流。发光器件el的驱动电流i＝k(vgs-vth)2＝k(vdata+vth-vdd-vtt)2＝k(vdata-vdd)2。
45.其中，k为与工艺和设计相关的参数，一旦驱动晶体管m1的尺寸和工艺确定后，参数k就可确定，vgs为驱动晶体管m1的栅极与源极的电压差，vdd为第一电源信号线vdd提供的电源电压。
46.可以看出，输入至发光器件el的驱动电流的大小，与第一电源信号线vdd提供的电源电压vdd和数据信号的数据电压vdata有关，而与驱动晶体管m1的阈值电压无关。因此，可通过设置补偿晶体管m3来对驱动晶体管m1的阈值电压进行补偿，以防止驱动晶体管m1的阈值电压漂移而导致输入至发光器件el的驱动电流不稳定。
47.另外，在发光控制阶段t13，第一扫描信号线scan1输入的第一扫描信号为高电平，使得第一复位晶体管m4和第二复位晶体管m7均处于截止状态；第二扫描信号线scan2输入的第二扫描信号为高电平，使得数据写入晶体管m2和补偿晶体管m3均处于截止状态。
48.需要说明的是，上述驱动过程是以驱动晶体管m1、数据写入晶体管m2、补偿晶体管m3、第一复位晶体管m4、第一发光控制晶体管m5、第二发光控制晶体管m6和第二复位晶体管m7均为p型晶体管为例进行说明的，其在栅极为低电平时导通，在栅极为高电平时截止。当然，本技术实施例中的驱动晶体管m1、数据写入晶体管m2、补偿晶体管m3、第一复位晶体管m4、第一发光控制晶体管m5、第二发光控制晶体管m6和第二复位晶体管m7也可以为n型晶体管，其在栅极为高电平时导通，在栅极为低电平时截止。此外，为了区分晶体管除栅极之外的两极，将其中的源极称为第一极，将漏极称为第二极。
49.在显示面板的使用过程中，补偿晶体管m3可能会存在漏电现象，当补偿晶体管m3出现漏电现象时，驱动晶体管m1的栅极电压会发生变化，使得驱动晶体管m1向发光器件提供的输出电流发生变化，从而导致显示面板出现闪烁或者串扰等画质问题。
50.为了改善补偿晶体管m3因漏电而导致显示面板出现闪烁或者串扰等画质问题，在相关技术中，如图3所示，可在显示面板中的第二导电层中增加导电结构11，该导电结构11通过贯穿层间介质层的过孔与第一电源信号线vdd电连接，且该导电结构11与补偿晶体管m3的有源部中的导体部存在交叠，以形成耦合电容，该耦合电容的存在，可使得补偿晶体管m3的有源部中的导体部的电位较为稳定，从而改善补偿晶体管m3的漏电现象。
51.但是，由于像素驱动电路的版图分布中，补偿晶体管m3的导体部与第一电源信号线vdd之间的距离较大，从而导致第二导电层中增加的导电结构11的面积也较大。当导电结构11的面积较大时，会导致第一电源信号线vdd的寄生电容增大，从而导致显示面板的功耗增加；并且，当导电结构11的面积较大时，也会导致显示面板的透过率降低的问题。
52.针对上述技术问题，本技术实施例提供了一种阵列基板及显示面板，通过在每个像素驱动电路中增加第一连接部，将该第一连接部与参考信号线电连接，且该第一连接部
与补偿晶体管的有源部中的导体部存在交叠以形成耦合电容，可提高补偿晶体管的有源部中的导体部的电位稳定性，从而改善补偿晶体管的漏电现象；并且，由于增加的第一连接部与第一电源信号线不存在重叠区域，即第一连接部与第一电源信号线存在一定间隔距离，则可以使得第二导电层中增加的第一连接部的面积较小，从而降低寄生电容并提高显示面板的透过率。
53.为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术的优选实施例中的附图，对本技术实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本技术一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本技术，而不能理解为对本技术的限制。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
54.参照图4所示，本技术实施例提供一种阵列基板的结构示意图。该阵列基板包括衬底10以及设置在衬底10上的多个像素驱动电路，每个像素驱动电路包括补偿晶体管m3、驱动晶体管m1(未在图4中示出)、参考信号线ref、第一电源信号线vdd和第一连接部41。补偿晶体管m3的第一极与驱动晶体管m1的第二极电连接，补偿晶体管m3的第二极与驱动晶体管m1的栅极电连接。
55.图5为本技术实施例的阵列基板中的有源层的结构示意图。参照图5所示，补偿晶体管m3的有源部21包括第一沟道区211、第二沟道区212以及位于第一沟道区211与第二沟道区212之间的导体部213。
56.其中，第一连接部41与参考信号线ref电连接，第一连接部41在衬底10上的正投影与导体部213在衬底10上的正投影存在重叠区域，且第一连接部41在衬底10上的正投影与第一电源信号线vdd在衬底10上的正投影不存在重叠区域。
57.在实际产品中，衬底10可以为刚性基底，如玻璃衬底等，衬底10也可以为柔性基底，如聚酰亚胺(polyimide，pi)衬底等。在衬底10上分布有多个像素驱动电路，各个像素驱动电路呈阵列分布。
58.驱动晶体管m1指的是用于驱动发光器件发光的晶体管，补偿晶体管m3指的是用于对驱动晶体管m1的阈值电压进行补偿的晶体管，补偿晶体管m3连接在驱动晶体管m1的栅极与第二极之间。
59.在一些实施例中，该补偿晶体管m3为双栅晶体管，即该补偿晶体管采用双栅结构，其包括两个沟道区以及与每个沟道区对应的栅极，且这两个栅极相互连接。当补偿晶体管m3为双栅晶体管时，可以减小补偿晶体管m3的漏电流，从而提高驱动晶体管m1的栅极电压的稳定性。
60.参考信号线ref指的是在复位阶段t11，用于向第一复位晶体管m4输入参考信号，以通过第一复位晶体管m4对驱动晶体管m1的栅极进行复位，以及用于向第二复位晶体管m7输入参考信号，以通过第二复位晶体管m7对发光器件el的第一极进行复位的信号线。第一电源信号线vdd指的是用于提供电源电压vdd的信号线，其用于在发光控制阶段t13，向第一发光控制晶体管m5输入电源电压vdd。
61.其中，如图5所示，补偿晶体管m3的有源部21包括第一沟道区211、第二沟道区212以及位于第一沟道区211与第二沟道区212之间的导体部213，且第一沟道区211、导体部213
和第二沟道区212依次连接。
62.第一连接部41与参考信号线ref电连接，第一连接部41在衬底10上的正投影与导体部213在衬底10上的正投影存在重叠区域，即第一连接部41与导体部213存在交叠，从而使得第一连接部41与导体部213形成耦合电容。由于第一连接部41与参考信号线ref电连接，而参考信号线ref提供的参考信号为恒定的信号，基于耦合电容的作用，可使得导体部213的电位较为稳定，从而改善补偿晶体管m3的漏电现象，使得驱动晶体管m1向发光器件提供的输出电流较为稳定，从而可改善显示面板出现闪烁或者串扰等画质问题。
63.并且，由于第一连接部41不与第一电源信号线vdd电连接，则不会因为增加第一连接部41而导致第一电源信号线vdd的寄生电容增大。虽然第一连接部41与参考信号线ref电连接，会在一定程度上增加参考信号线ref的寄生电容，但是由于第一连接部41在衬底10上的正投影与第一电源信号线vdd在衬底10上的正投影不存在重叠区域，即第一连接部41与第一电源信号线vdd存在一定间隔距离，而图3中的导电结构11会延伸至第一电源信号线vdd的位置，并与第一电源信号线vdd存在交叠，因此，可以得知，第一连接部41的延伸长度会小于导电结构11的延伸长度。通常，阵列基板中的走线宽度相差不大，当第一连接部41的延伸长度小于导电结构11的延伸长度时，可使得第一连接部41的面积(即第一连接部41在衬底10上的正投影的占用面积)小于导电结构11的面积(即导电结构11在衬底10上的正投影的占用面积)。
64.当第一连接部41的面积较小时，第一连接部41与其他金属线之间的侧向寄生电容较小，故参考信号线ref增加的寄生电容也较小，因此，可降低阵列基板的寄生电容，从而可使得显示面板的功耗降低。并且，当第一连接部41的面积较小时，第一连接部41对光线的遮挡面积也较小，从而可提高显示面板的透过率。
65.在一些实施例中，导体部213包括相互连接的第一导体部和第二导体部；第一导体部沿第一方向x延伸，第二导体部沿第二方向y延伸，第一方向x与第二方向y相交。
66.具体的，第一导体部与第一沟道区211连接，且第一沟道区211的延伸方向与第一导体部的延伸方向相同；第二导体部与第二沟道区212连接，且第二沟道区212的延伸方向与第二导体部的延伸方向相同。
67.在一些可选的实施方式中，参考信号线ref可沿第一方向x延伸。第一电源信号线vdd可沿第二方向y延伸。第一方向x可以与第二方向y垂直。第一方向x可以为阵列基板的行方向，第二方向y可以为阵列基板的列方向。此时补偿晶体管m3的有源部21呈倒“l
”’
分布。
68.需要说明的是，第一方向x与第二方向y垂直，可以理解为工艺误差允许范围内的垂直。示例性的，第一方向x与第二方向y之间的夹角位于预设夹角范围内时，均认为其是垂直的，如预设夹角范围可以为85
°
至95
°
。
69.当然，在另一些实施例中，第一方向x与第二方向y也可以不垂直，此时，第一方向x与第二方向y之间的夹角可以大于第一预设夹角或者小于第二预设夹角。例如，该第一预设夹角为95
°
，第二预设夹角可以为85
°
。
70.在图4所示的阵列基板中，第一连接部41在衬底10上的正投影，与第一导体部和第二导体部在衬底10上的正投影均存在重叠区域，即第一连接部41与第一导体部和第二导体部均交叠。这种情况下，会使得第一连接部41与导体部213之间的交叠区域的面积较大，则使得第一连接部41与导体部213之间形成的耦合电容的电容值较大，从而使得导体部213的
电位更加稳定。
71.当然，在一些实施例中，第一连接部41在衬底10上的正投影可以与第一导体部在衬底10上的正投影存在重叠区域，并且，第一连接部41在衬底10上的正投影与第二导体部在衬底10上的正投影不存在交叠区域。这种情况下，会使得第一连接部41与导体部213之间的交叠区域的面积较小，则使得第一连接部41与导体部213之间形成的耦合电容的电容值较小，从而可降低参考信号线ref的寄生电容。
72.在另一些实施例中，第一连接部41在衬底10上的正投影可以与第二导体部在衬底10上的正投影存在重叠区域，并且，第一连接部41在衬底10上的正投影与第一导体部在衬底10上的正投影不存在交叠区域。这种情况下，也会使得第一连接部41与导体部213之间的交叠区域的面积较小，则使得第一连接部41与导体部213之间形成的耦合电容的电容值较小，从而可降低参考信号线ref的寄生电容。
73.在本技术实施例中，如图4所示，每个像素驱动电路还包括第二连接部61，第二连接部61的一端与参考信号线ref电连接，第二连接部61的另一端与第一连接部41电连接。
74.也就是说，第一连接部41可以不直接与参考信号线ref连接，而是通过第二连接部61与参考信号线ref连接的。第一连接部41与第二连接部61非同层设置。在一些实施例中，参考信号线ref可与第一电源信号线vdd异层设置。
75.在一些实施例中，第一连接部41可与参考信号线ref同层设置。
76.在一些实施例中，第二连接部61可与第一电源信号线vdd同层设置。
77.需要说明的是，本技术实施例中的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩膜板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的，也可以是不连续的，这些特定图形还可能处于不同的高度和/或具有不同的厚度。
78.此外，在一些实施例中，每个像素驱动电路还可包括第一扫描信号线scan1。第一扫描信号线scan1可沿第一方向x延伸。
79.此外，在一些实施例中，每个像素驱动电路还可包括第二扫描信号线scan2。第二扫描信号线scan2可沿第一方向x延伸。
80.此外，在一些实施例中，每个像素驱动电路还可包括发光控制信号线em(未在图4中示出)。发光控制信号线em可沿第一方向x延伸。
81.此外，在一些实施例中，每个像素驱动电路还可包括数据线data。数据线data可沿第二方向y延伸。
82.参考信号线ref、第一扫描信号线scan1、第二扫描信号线scan2和发光控制信号线em可沿第一方向延伸，第一电源信号线vdd和数据线data可沿第二方向延伸，第一方向与第二方向相交。可选的，第一方向与第二方向垂直。
83.其中，第一扫描信号线scan1可位于参考信号线ref与第二扫描信号线scan2之间，第二扫描信号线scan2可位于第一扫描信号线scan1与发光控制信号线em之间。
84.在本技术实施例中，如图4所示，补偿晶体管m3的栅极由第二扫描信号线scan2控制，且补偿晶体管m3的栅极为第二扫描信号线scan2中，与第一沟道区211和第二沟道区212存在交叠区域的部位。
85.其中，可直接采用第二扫描信号线scan2作为补偿晶体管m3的栅极，使得像素驱动电路的电路排布更加简单；当然，也可以额外设置补偿晶体管m3的栅极，并将补偿晶体管m3的栅极与第二扫描信号线scan2电连接，从而使得补偿晶体管m3的栅极由第二扫描信号线scan2控制。
86.在一些实施例中，每个像素驱动电路还可包括：数据写入晶体管m2。
87.其中，数据写入晶体管m2的栅极由第二扫描信号线scan2控制，数据写入晶体管m2的第一极与数据线data电连接，数据写入晶体管m2的第二极与驱动晶体管m1的第一极电连接。
88.图5中标号为22所示的结构表示数据写入晶体管m2的有源部。数据写入晶体管m2的栅极为第二扫描信号线scan2中，与数据写入晶体管m2的有源部22中的沟道区存在交叠区域的部位。
89.在一些实施例中，每个像素驱动电路还可包括：第一复位晶体管m4。
90.第一复位晶体管m4的栅极由第一扫描信号线scan1控制，第一复位晶体管m4的第一极通过第二连接部61与参考信号线ref电连接，第一复位晶体管m4的第二极与驱动晶体管m1的栅极电连接。
91.该第一复位晶体管m4也为双栅晶体管，采用双栅结构可以减小第一复位晶体管m4的漏电流，从而提高第一复位晶体管m4的栅极电压的稳定性。图5中标号为23所示的结构表示第一复位晶体管m4的有源部，可以看出，第一复位晶体管m4的有源部呈倒“u”形分布。第一复位晶体管m4的栅极为第一扫描信号线scan1中，与第一复位晶体管m4的有源部23中的两个沟道区存在交叠区域的部位。
92.在一些实施例中，每个像素驱动电路还可包括：第二复位晶体管m7。
93.第二复位晶体管m7的栅极由第一扫描信号线scan1控制，第二复位晶体管m7的第一极通过第二连接部61与参考信号线ref电连接，第二复位晶体管m7的第二极与发光器件el的第一极电连接。
94.图5中标号为24所示的结构表示第二复位晶体管m7的有源部。第二复位晶体管m7的栅极可以为第一扫描信号线scan1中，与第二复位晶体管m7的有源部24中的沟道区存在交叠区域的部位。
95.在一些实施例中，每个像素驱动电路还可包括：第一发光控制晶体管m5。
96.第一发光控制晶体管m5的栅极由发光控制信号线em控制，第一发光控制晶体管m5的第一极与第一电源信号线vdd电连接，第一发光控制晶体管m5的第二极与驱动晶体管m1的第一极电连接。
97.第一发光控制晶体管m5的具体结构未在图4至图8中示出，在每个像素驱动电路中，第一发光控制晶体管m5可以位于第二扫描信号线scan2远离第一扫描信号线scan1的一侧。并且，第一发光控制晶体管m5的栅极可以为发光控制信号线em中，与第一发光控制晶体管m5的有源部中的沟道区存在交叠区域的部位。
98.在一些实施例中，每个像素驱动电路还可包括：第二发光控制晶体管m6。
99.第二发光控制晶体管m6的栅极由发光控制信号线em控制，第二发光控制晶体管m6的第一极与驱动晶体管m1的第二极电连接，第二发光控制晶体管m6的第二极与发光器件el的第一极电连接。
100.第二发光控制晶体管m6的具体结构未在图4至图8中示出，在每个像素驱动电路中，第二发光控制晶体管m6可以位于第二扫描信号线scan2远离第一扫描信号线scan1的一侧。并且，第二发光控制晶体管m6的栅极可以为发光控制信号线em中，与第二发光控制晶体管m6的有源部中的沟道区存在交叠区域的部位。
101.在一些实施例中，每个像素驱动电路还可包括：存储电容c1。
102.存储电容c1的第一极板与驱动晶体管m1的栅极电连接，存储电容c1的第二极板与第一电源信号线vdd电连接。存储电容的第一极板与第二极板存在交叠区域，且第一极板和第二极板均位于第二扫描信号线scan2与发光控制信号线em之间。
103.在实际制作过程中，是采用构图工艺在衬底10上形成阵列基板的有源层，每个像素驱动电路的有源层包括如图5所示的补偿晶体管m3的有源部21、数据写入晶体管m2的有源部22、第一复位晶体管m4的有源部23和第二复位晶体管m7的有源部24；此外，每个像素驱动电路的有源层还包括图5中未示出的驱动晶体管m1的有源部、第一发光控制晶体管m5的有源部以及第二发光控制晶体管m6的有源部。
104.在衬底10上形成有源层之后，还会形成覆盖有源层与衬底10的第一栅绝缘层，然后，在第一栅绝缘层上采用构图工艺形成阵列基板的第一导电层。该第一导电层可以包括如图6所示的第一扫描信号线scan1和第二扫描信号线scan2；此外，第一导电层还可包括图6中未示出的发光控制信号线em和存储电容c1的第一极板。
105.也就是说，第一扫描信号线scan1、第二扫描信号线scan2、发光控制信号线em和存储电容c1的第一极板均位于第一导电层，第一导电层也可称为第一栅极层。
106.在第一栅绝缘层上形成第一导电层之后，可形成覆盖第一导电层和第一栅绝缘层的第二栅绝缘层，然后，在第二栅绝缘层上采用构图工艺形成阵列基板的第二导电层。该第二导电层可以包括如图7所示的参考信号线ref和第一连接部41；此外，该第二导电层还可包括图7中未示出的存储电容c1的第二极板。
107.也就是说，参考信号线ref、第一连接部41和存储电容c1的第二极板均位于第二导电层，第二导电层也可称为第二栅极层。
108.在第二栅绝缘层上形成第二导电层之后，可形成覆盖第二导电层和第二栅绝缘层的层间介质层，然后，采用刻蚀工艺形成贯穿的过孔。在图8中，第一过孔51贯穿层间介质层，第二过孔52贯穿层间介质层、第二栅绝缘层和第一栅绝缘层，第三过孔53贯穿层间介质层，第四过孔54贯穿层间介质层、第二栅绝缘层和第一栅绝缘层，第五过孔55贯穿层间介质层、第二栅绝缘层和第一栅绝缘层。在沿着第二方向上，第三过孔53位于第一扫描信号线scan1远离参考信号线ref的一侧。
109.最后，在层间介质层上采用构图工艺形成阵列基板的第三导电层，该第三导电层包括如图4所示的第一电源信号线vdd、数据线data、第二连接部61和第三连接部62。
110.也就是说，第一电源信号线vdd、数据线data、第二连接部61和第三连接部62均位于第三导电层，第三导电层也可称为源漏电极层。
111.可以理解的是，在形成第三导电层时，第三导电层的导电材料可相应形成在上述贯穿的过孔内，以形成如图4所示的阵列基板。因此，使得第二连接部61通过贯穿的第一过孔51与参考信号线ref电连接，第二连接部61通过贯穿的第二过孔52与有源层电连接(具体是：第二连接部61通过贯穿的第二过孔52与第一复位晶体管m4的有源部和第二复位晶体管
m7的有源部电连接，以使第二连接部61通过贯穿的第二过孔52与第一复位晶体管m4的第一极电连接，第二连接部61通过贯穿的第二过孔52与第二复位晶体管m7的第一极电连接)，第二连接部61还通过贯穿的第三过孔53与第一连接部41电连接；第三连接部62通过贯穿的第四过孔54与有源层电连接(具体是：第三连接部62通过贯穿的第四过孔54与补偿晶体管m3的第二极电连接)，数据线data通过贯穿的第五过孔55与数据写入晶体管m2的有源部22电连接(具体是数据线data通过贯穿的第五过孔55与数据写入晶体管m2的第一极电连接)。
112.由于图4所示的第二连接部61中的大部分导线段(即第一过孔51至第二过孔52之间的导线段)，是图3所示的版图中本身具有的，图4所示的第二连接部61与图3中对应的导电段的区别在于，第二连接部61还朝向第二扫描信号线scan2的一侧延伸，并通过第三过孔53与第一连接部41电连接。
113.可以看出，相对于图3所示的版图，图4所示的版图中新增的导电段包括：第二连接部61中延伸的导线段以及第一连接部41，并去除了图3中的导电结构11。由于第二连接部61中延伸的导线段的延伸长度很短，并且，第一连接部41与第一电源信号线vdd存在一定间隔距离，而图3中的导电结构11会延伸至第一电源信号线vdd的位置，因此，可以得知，第一连接部41的延伸长度与第二连接部61中延伸的导线段的延伸长度之和，也会小于导电结构11的延伸长度，使得第一连接部41与第二连接部61中延伸的导线段的总面积，小于导电结构11的面积，从而降低参考信号线ref的寄生电容，且可提高显示面板的透过率。
114.另外，第二连接部61中延伸的导线段在衬底10上的正投影，与有源层中的有源图案(即第一复位晶体管m4的有源部23和第二复位晶体管m7的有源部24)在衬底10上的正投影不存在重叠区域。
115.可选的，第二连接部61的第一端在衬底10上的正投影与参考信号线ref在衬底10上的正投影存在重叠区域。第二连接部61的第一端通过贯穿的第一过孔51与参考信号线ref电连接。可选的，第二连接部61的第二端在衬底10上的正投影与第一连接部41在衬底10上的正投影存在重叠区域。第二连接部61的第二端通过贯穿的第三过孔53与第一连接部41电连接。第二连接部61在衬底10上的正投影与第一扫描信号线scan1在衬底10上的正投影可交叉设置。第二连接部61的第一端和第二端在衬底10上的正投影可位于第一扫描信号线scan1在衬底上的正投影的两侧，即在沿着第二方向y上，第一连接部41和参考信号线ref分别位于第一扫描信号线scan1的两侧。第一过孔51和第二过孔52在衬底上的正投影可位于第一扫描信号线scan1在衬底上的正投影的两侧。
116.可选的，第一连接部41可位于第一扫描信号线scan1远离参考信号线ref的一侧。第一连接部41在衬底10上的正投影与第二扫描信号线scan2在衬底10上的正投影可不交叠。第一连接部41和第二连接部61在衬底10上的正投影可位于第一电源信号线vdd在衬底10上的正投影的同侧。导体部213与第一电源信号线vdd之间可不存在形成耦合电容的导线段。
117.按照上述的描述，可以得知，第一导电层与有源层之间设置有第一栅绝缘层，第二导电层与第一导电层之间设置有第二栅绝缘层，第三导电层与第二导电层之间设置有层间介质层，且第三导电层位于层间介质层远离衬底10的一侧。
118.第一栅绝缘层、第二栅绝缘层和层间介质层的材料可以均为无机绝缘材料，如第一栅绝缘层、第二栅绝缘层和层间介质层可以为氮化硅层或氧化硅层，或者，第一栅绝缘
层、第二栅绝缘层和层间介质层也可以包括叠层设置的氮化硅层和氧化硅层。第一导电层、第二导电层和第三导电层的材料可以为钛、铝、钼、铜等金属材料。
119.需要说明的是，图4所示的阵列基板仅示出了一个像素驱动电路中的电路结构，且该电路结构中仅包括图1所示的像素驱动电路中的部分晶体管和部分信号线。
120.此外，阵列基板还包括覆盖第三导电层和层间介质层的钝化层，以及设置在钝化层远离衬底10一侧的平坦层。该钝化层可以为氮化硅层或氧化硅层，或者，该钝化层也可以包括叠层设置的氮化硅层和氧化硅层；该平坦层的材料可以为有机材料，如树脂等材料。
121.在另一些实施例中，如图9所示，补偿晶体管m3也可以为单栅晶体管，其包括一个沟道区以及与该沟道区对应的栅极。
122.具体的，补偿晶体管m3的有源部21可以包括一个沟道区和导体部，该沟道区可以为图5所示的第二沟道区212，此时，补偿晶体管m3的有源部21不包括图5所示的第一沟道区211，而图5所示的第一沟道区211对应的区域也被导体化处理，以形成导体部，即图9中的导体部实际上包括图5所示的导体部213，以及图5所示的第一沟道区211导体化处理后的结构。
123.因此，如图9所示，补偿晶体管m3的栅极由第二扫描信号线scan2控制，且补偿晶体管m3的栅极为第二扫描信号线scan2中，与沟道区(即第二沟道区212)存在交叠区域的部位。
124.在另一些实施例中，如图10所示，每个像素驱动电路还包括第二连接部61，第一连接部41与第二连接部61同层设置，且第一连接部41还与第一电源信号线vdd同层设置。也就是说，第一连接部41、第二连接部61和第一电源信号线vdd均是同层设置的。
125.第一连接部41和第二连接部61可采用同一构图工艺形成的，使得第一连接部41和第二连接部61为一体结构。
126.需要说明的是，图10与图4所示的版图的区别在于，在图4所示的版图中，第一连接部41与第二连接部61异层设置，两者通过贯穿的第三过孔53实现电连接；而在图10所示的版图中，第一连接部41与第二连接部61同层设置，两者之间无需通过贯穿的第三过孔53实现电连接，而是在制作过程中，采用同一构图工艺形成一体结构。因此，图10所示的版图在制作过程中，也就不需要再形成第三过孔，从而降低过孔制作时的工艺复杂度。
127.因此，本技术实施例可通过在每个像素驱动电路中增加第一连接部，将该第一连接部与参考信号线电连接，且该第一连接部与补偿晶体管的有源部中的导体部存在交叠以形成耦合电容，可提高补偿晶体管的有源部中的导体部的电位稳定性，从而改善补偿晶体管的漏电现象；并且，由于增加的第一连接部与第一电源信号线不存在重叠区域，即第一连接部与第一电源信号线存在一定间隔距离，则可以使得第二导电层中增加的第一连接部的面积较小，从而降低寄生电容并提高显示面板的透过率。
128.本技术实施例还提供一种显示面板，该显示面板包括上述技术方案中的描述的阵列基板。因此，本技术实施例提供的显示面板也具有上述实施例中所描述的有益效果，此处不再赘述。
129.此外，该显示面板还可以包括设置在阵列基板上的发光器件层和封装层。其中，发光器件层包括阳极、像素界定层、发光层和阴极等结构。图1中的发光器件el包括层叠设置的阳极、发光层和阴极，发光器件el的第一极指的是阳极，发光器件el的第二极指的是阴
极。
130.具体的，阳极可位于阵列基板的平坦层远离衬底10的一侧，像素界定层也位于阵列基板的平坦层远离衬底10的一侧，且像素界定层具有暴露出阳极的像素开口，发光层位于该像素开口内，而阴极层覆盖像素界定层和发光层。
131.而封装层可以为有机封装层、无机封装层，或者，有机封装层和有机封装层的叠层结构。
132.显示面板可包括第一显示区和第二显示区。感光元件可用于采集透过第二显示区的光线。感光元件可包括摄像头、指纹识别模块中的一种或多种。第二显示区的透过率可大于或等于第一显示区的透过率。第二显示区设置有与图4、图9和图10等结构相同或类似的像素驱动电路。第一显示区与第二显示区的像素驱动电路可相同或不同。显示面板可为全屏显示，无非显示区，边框宽度几乎为零。
133.需要说明的是，本发明实施例提供的显示面板可以是有机发光显示面板，还可以是液晶显示面板。示例性地，显示面板可以是手机、平板电脑、可穿戴设备、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。
134.在本技术实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
135.在本技术实施例的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。在本技术的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
136.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
137.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。