超结器件的制造方法与流程

1.本发明涉及芯片技术领域，具体地涉及一种超结器件的制造方法。


背景技术：

2.超结是新型的功率金氧半场效晶体管（metal-oxide-semiconductor field-effect transistor，mosfet）器件，由交替排列的p型半导体薄层（简称p柱）和n型半导体薄层（简称n柱）组成。该结构能够在截止状态下在较低电压时通过将p柱和n柱耗尽实现电荷补偿，从而使p柱和n柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得低的导通电阻，突破了传统的功率mosfet的理论极限。
3.当前的超结功率器件制作工艺主要有两类：一是多次外延技术，该技术采用多次n型外延层生长并进行p型掺杂的工艺来获得交替排列的p柱和n柱；二是深沟槽单次外延填充技术，该技术采用在n型外延层上进行单次深沟槽刻蚀并单次填充p型外延层的工艺来获得交替排列的p柱和n柱。
4.现有的两种工艺方案均有缺点：多次外延工艺的掺杂工艺，自身会有浓度分布不均匀的问题，导致各段p柱存在浓度梯度，导致最终的p柱掺杂浓度分布不均匀，影响器件的击穿电压；深沟槽单次外延填充工艺，高深宽比的沟槽刻蚀工艺难度较大，刻蚀深度的均一性不易控制，外延填充时容易形成空洞，影响器件的击穿电压。


技术实现要素：

5.本发明实施例的目的是提供一种超结器件的制造方法，该超结器件的制造方法可以避免现有超结器件制作工艺的缺点。
6.为了实现上述目的，本发明实施例提供一种超结器件的制造方法，所述超结器件的制造方法包括：在半导体衬底上，采用多次外延生长技术，分层制作第一导电类外延层；以及在每层第一导电类外延层上，制作并填充第二导电类型区，形成第一导电类型区与所述第二导电类型区交替排列的结构。
7.可选的，所述半导体衬底为重掺杂n型衬底。
8.可选的，所述第一导电类外延层为n型外延层，所述第二导电类型区为p型掺杂区。
9.可选的，所述在每层第一导电类外延层上，制作第二导电类型区，包括：在外延生长所述第一导电类外延层后，通过化学气相沉积工艺生长硬掩膜层；在所述硬掩膜层上通过光阻层，划定出所述第二导电类型区的刻蚀区域；以所述光阻层为掩膜，对所述硬掩膜层进行第一类刻蚀；以及对所述第一导电类外延层进行第一类刻蚀，形成所述第二导电类型区。
10.可选的，在所述对所述硬掩膜层进行刻蚀之后，所述超结器件的制造方法还包括：刻蚀至所述第一导电类外延层表面暴露后，去除所述光阻层。
11.可选的，在制作并填充第二导电类型区之后，所述超结器件的制造方法还包括：通过第二类刻蚀去除所述硬掩膜层。
12.可选的，所述硬掩膜层为氧化硅。
13.可选的，所述第一类刻蚀为干法刻蚀，所述第二类刻蚀为湿法刻蚀。
14.可选的，所述超结器件的制造方法还包括：在所述第一导电类型区与所述第二导电类型区交替排列的结构的外延层表面形成p型体区和源区。
15.可选的，所述超结器件的制造方法还包括：在所述p型体区和所述源区上方，形成栅极结构，所述栅极结构包括栅氧层和栅极层。
16.通过上述技术方案，把多次外延和深沟槽单次外延填充两种工艺相结合制作超结器件，在器件结构上对比多次外延工艺能够获得浓度分布均匀的p柱，对比深沟槽单次外延填充工艺能够获得较好的沟槽深度均一性及避免了p柱空洞；在器件性能上对比两种工艺能够获得更符合设计要求的击穿电压同时又能保证击穿电压有良好的均一性。
17.本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
18.附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：图1a-图1f示出了基于多次外延工艺制作超结器件时各制作环节的结构示意图；图2a-图2d示出了基于深沟槽单次外延填充工艺制作超结器件时各制作环节的结构示意图；图3是本发明实施例提供的超结器件的制造方法的流程示意图；图4a-图4i是本发明实施例提供的制作超结器件时各制作环节的结构示意图；图5是本发明实施例提供的示例超结器件的结构示意图。
具体实施方式
19.以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
20.在详细描述本发明实施例之前，先对现有技术和本发明实施例的设计思路进行简单介绍。
21.当前的超结功率器件制作工艺主要有两类：一是多次外延技术，该技术采用多次n型外延层生长并进行p型掺杂的工艺来获得交替排列的p柱和n柱；二是深沟槽单次外延填充技术，该技术采用在n型外延层上进行单次深沟槽刻蚀并单次填充p型外延层的工艺来获得交替排列的p柱和n柱。
22.图1a-图1f示出了基于多次外延工艺制作超结器件时各制作环节的结构示意图。以选用n型重掺杂衬底（n+衬底），并通过三次外延工艺为例，采用多次外延工艺制作超结器件的p柱和n柱的交替结构的步骤可以包括：1）在n+衬底上，生长第一层n型外延层，并形成光阻，定义出p型掺杂区域，形成图1a所示的结构。
23.2）在第一层n型外延层上，进行p型掺杂后，去除光阻，形成图1b所示的结构。
24.3）在第一层n型外延层上，生长第二层n型外延层，并形成光阻，定义出p型掺杂区
域，形成图1c所示的结构。
25.4）在第二层n型外延层上，进行p型掺杂后，去除光阻，形成图1d所示的结构。
26.5）在第二层n型外延层上，生长第三层n型外延层，并形成光阻，定义出p型掺杂区域，形成图1e所示的结构。
27.6）在第三层n型外延层上，进行p型掺杂后，去除光阻，形成图1f所示的结构。
28.图2a-图2d示出了基于深沟槽单次外延填充工艺制作超结器件时各制作环节的结构示意图。以选用n+衬底为例，采用深沟槽单次外延填充工艺制作超结器件的p柱和n柱的交替结构的步骤可以包括：1）在n+衬底上，生长n型外延层及氧化硅，并形成光阻，定义出p柱沟槽刻蚀区域，形成图2a所示的结构。
29.2）以光阻为掩膜，对氧化硅进行干法刻蚀，刻蚀至外延层表面暴露，后去除光阻，形成图2b所示的结构。
30.3）以氧化硅为硬掩膜，对外延层进行干法刻蚀，将深沟槽刻蚀至目标深度，形成图2c所示的结构。
31.4）进行p型外延层填充，使p柱表面和n型外延层表面齐平，然后用湿法刻蚀去除氧化硅，形成图2d所示的结构。
32.现有的两种工艺方案均有缺点：多次外延工艺的掺杂工艺，自身会有浓度分布不均匀的问题，导致各段p柱存在浓度梯度，导致最终的p柱掺杂浓度分布不均匀，影响器件的击穿电压；深沟槽单次外延填充工艺，高深宽比的沟槽刻蚀工艺难度较大，刻蚀深度的均一性不易控制，外延填充时容易形成空洞，影响器件的击穿电压。
33.但两种工艺也有优点：多次外延工艺的优点是p柱通过p型掺杂形成，工艺简单且容易控制；深沟槽单次外延填充工艺的优点是单次外延填充能够获得浓度均匀的p柱。
34.本发明实施例提供的超结器件的制造方法可以结合两种工艺的优点，并避免两种工艺的缺点。
35.图3是本发明实施例提供的超结器件的制造方法的流程示意图，请参考图3，所述超结器件的制造方法可以包括以下步骤：步骤s110：在半导体衬底上，采用多次外延生长技术，分层制作第一导电类外延层。
36.本发明实施例可选的所述半导体衬底为重掺杂n型衬底。即n+衬底。
37.本发明实施例的第一导电类可以为n型，可以采用多次外延生长，制作第一导电类外延层，即多层n型外延层。
38.步骤s120：在每层第一导电类外延层上，制作并填充第二导电类型区，形成第一导电类型区与所述第二导电类型区交替排列的结构。
39.可选的，所述第一导电类外延层为n型外延层，所述第二导电类型区为p型掺杂区。
40.本发明实施例的第二导电类可以为p型，在每层n层外延层上，可以采用深沟槽单次外延填充进行p型外延层填充，以形成交替排列的p柱和n柱结构。
41.本发明实施例提供的超结器件的制作工艺，该工艺把多次外延和深沟槽单次外延填充两种工艺相结合，在多次外延工艺的基础上把通过p型掺杂形成p柱的工艺，改成用沟槽刻蚀并填充p型外延层的工艺来实现，这样不仅能够避免由p型掺杂形成的p柱存在的浓
度分布不均匀的问题，同时还能避免由单次深沟槽刻蚀造成的沟槽深度均一性问题及深沟槽外延填充造成的填充空洞问题。
42.本发明优选的实施例中，所述在每层第一导电类外延层上，制作第二导电类型区，包括：在外延生长所述第一导电类外延层后，通过化学气相沉积工艺生长硬掩膜层；在所述硬掩膜层上通过光阻层，划定出所述第二导电类型区的刻蚀区域；以所述光阻层为掩膜，对所述硬掩膜层进行第一类刻蚀；以及对所述第一导电类外延层进行第一类刻蚀，形成所述第二导电类型区。
43.优选的，在所述对所述硬掩膜层进行刻蚀之后，所述超结器件的制造方法还包括：刻蚀至所述第一导电类外延层表面暴露后，去除所述光阻层。
44.优选的，在制作并填充第二导电类型区之后，所述超结器件的制造方法还包括：通过第二类刻蚀去除所述硬掩膜层。
45.优选的，所述硬掩膜层为氧化硅。
46.进一步优选的，所述第一类刻蚀为干法刻蚀，所述第二类刻蚀为湿法刻蚀。
47.图4a-图4i是本发明实施例提供的制作超结器件时各制作环节的结构示意图，以选用n+衬底，并通过三次外延工艺与深沟槽单次外延填充工艺结合为例，本发明实施例优选的超结器件的制造方法可以包括如下步骤：1）在n+衬底上，生长第一层第一导电类外延层（例如，第一层n型外延层）和硬掩膜层（例如，氧化硅），并形成光阻（层），定义出第二导电类型区的刻蚀区域（例如，p柱刻蚀区域），形成图4a所示的结构。
48.2）以光阻为掩膜，对氧化硅进行第一类刻蚀（例如，干法刻蚀），刻蚀至第一层n型外延层表面暴露，后去除光阻，形成图4b所示的结构。
49.3）以氧化硅为硬掩膜，对第一层n型外延层进行干法刻蚀，刻蚀至目标深度，形成图4c所示的结构。
50.4）对第一层n型外延层，进行第二导电类型区（例如，p型外延层）填充，使p柱表面和n型外延层表面齐平，然后用第一类刻蚀（例如，湿法刻蚀）去除氧化硅，形成图4d所示的结构。
51.5）在第一层n型外延层上，生长第二层n型外延层及氧化硅，并形成光阻定义出p柱刻蚀区域，形成图4e所示的结构。
52.6）以光阻为掩膜，对氧化硅进行干法刻蚀，刻蚀至第二层n型外延层表面暴露后，去除光阻，形成图4f所示的结构。
53.7）以氧化硅为硬掩膜，对第二层n型外延层进行干法刻蚀，刻蚀至第一层n型外延层的p柱表面，形成图4g所示的结构。
54.8）对第二层n型外延层进行p型外延层填充，使p柱表面和n型外延层表面齐平，然后用湿法刻蚀去除氧化硅，形成图4h所示的结构。
55.9）重复步骤5）-8），用相同工艺进行第三层n型外延层的生长及沟槽刻蚀和外延填充，形成图4i所示的结构（与图1f相似），即形成最终的交替排列的p柱和n柱结构。
56.优选的，所述超结器件的制造方法还可以包括：在所述第一导电类型区与所述第二导电类型区交替排列的结构的外延层表面形成p型体区和源区。
57.进一步优选的，所述超结器件的制造方法还可以包括：在所述p型体区和所述源区
上方，形成栅极结构，所述栅极结构包括栅氧层和栅极层。
58.以示例说明，在如图4i所示的结构，即交替排列的p柱和n柱结构形成后，在外延层表面形成p型体区及栅氧和栅极结构，可以形成最终的超结器件。
59.据此，采用本发明实施例的制作工艺形成的超结器件，在器件结构上对比多次外延工艺能够获得浓度分布均匀的p柱，对比深沟槽单次外延填充工艺能够获得较好的沟槽深度均一性及避免了p柱空洞；在器件性能上对比两种工艺能够获得更符合设计要求的击穿电压同时又能保证击穿电压有良好的均一性。
60.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
61.以上仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。