半导体装置和包括该半导体装置的数据存储系统的制作方法

半导体装置和包括该半导体装置的数据存储系统
1.本技术要求于2021年5月10日向韩国知识产权局提交的第10-2021-0060059号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包括于此。
技术领域
2.本公开涉及半导体装置和包括该半导体装置的数据存储系统。


背景技术：

3.在需要数据存储的数据存储系统中，对可以存储大容量数据的半导体装置的需求不断增加。因此，已经对增大半导体装置的数据存储容量的方法进行了研究。例如，作为增大半导体装置的数据存储容量的方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体装置。


技术实现要素：

4.示例实施例提供了一种具有改善的可靠性的半导体装置。
5.示例实施例提供了一种包括具有改善的可靠性的半导体装置的数据存储系统。
6.根据示例实施例，一种半导体装置包括：第一基底结构，包括基底、在基底上的电路元件、在电路元件上的第一互连结构以及在第一互连结构上的第一键合金属层；以及第二基底结构，在第一基底结构上并且连接到第一基底结构。第二基底结构包括：板层；栅电极，在板层下方在垂直于板层的下表面的第一方向上堆叠并且彼此间隔开，并且包括从板层依次地设置的第一栅电极、第二栅电极和第三栅电极；第一栅极介电层，沿着栅电极的上表面和下表面延伸；沟道结构，穿透栅电极并且在第一方向上延伸，沟道结构中的每个包括沟道层；第一分离区域，贯穿栅电极并在第一方向和垂直于第一方向的第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分离区域，在第一分离区域之间穿透栅电极，在第一方向和第二方向上延伸，并且在至少一个区域中在第二方向上彼此间隔开；绝缘区域，从板层的上表面延伸并且在第二隔离区之间穿透板层和第一栅电极；第二互连结构，在沟道结构和栅电极下方；以及第二键合金属层，在第二互连结构下方并且连接到第一键合金属层。绝缘区域与第一栅电极的侧表面接触，并且第一栅极介电层的侧表面与第一栅电极接触。
7.根据示例实施例，一种半导体装置包括：第一基底结构，包括基底、设置在基底上的电路元件以及设置在电路元件上的第一键合金属层；以及第二基底结构，设置在第一基底结构上并且连接到第一基底结构。第二基底结构包括：板层；栅电极，在板层下方在垂直于板层的下表面的第一方向上堆叠并且彼此间隔开；分离区域，穿透栅电极并在垂直于第一方向的第二方向上延伸，并且在至少一个区域中在第二方向上彼此间隔开；绝缘区域，从板层的上表面延伸并且在分离区域之间穿透板层和栅电极中的至少一个栅电极；以及第二键合金属层，设置在栅电极下方并且连接到第一键合金属层。绝缘区域具有倾斜的侧表面，使得绝缘区域的宽度在朝向第一基底结构的方向上减小。
8.根据示例实施例，一种数据存储系统包括：半导体存储装置，包括：第一基底结构，包括电路元件和第一键合金属层；第二基底结构，包括沟道结构和连接到第一键合金属层的第二键合金属层；以及输入/输出垫，电连接到电路元件；以及控制器，通过输入/输出垫电连接到半导体存储装置并且被构造为控制半导体存储装置。第二基底结构还包括：板层；栅电极，在板层下方在垂直于板层的下表面的第一方向上堆叠并且彼此间隔开；分离区域，穿透栅电极并在垂直于第一方向的第二方向上延伸，并且在至少一个区域中在第二方向上彼此间隔开；以及绝缘区域，从板层的上表面延伸并且在分离区域之间穿透板层和栅电极中的至少一个栅电极。绝缘区域具有相对于第一方向倾斜的侧表面，使得绝缘区域的宽度在朝向第一基底结构的方向上减小。
附图说明
9.本公开的以上和其他方面、特征和优点将通过以下结合附图的详细描述更清楚地理解。
10.图1a和图1b是根据示例实施例的半导体装置的示意性平面图。
11.图2a至图2d是根据示例实施例的半导体装置的示意性剖视图。
12.图3a和图3b是根据示例实施例的半导体装置的局部放大图。
13.图4是示出根据示例实施例的半导体装置的栅电极的分解透视图。
14.图5a至图5c是示出根据示例实施例的半导体装置的局部放大图。
15.图6是示出根据示例实施例的半导体装置的局部放大图。
16.图7a和图7b是根据示例实施例的半导体装置的示意性剖视图。
17.图8至图16是示出制造根据示例实施例的半导体装置的方法的示意性剖视图。
18.图17是示出包括根据示例实施例的半导体装置的数据存储系统的示意图。
19.图18是示出包括根据示例实施例的半导体装置的数据存储系统的示意性透视图。
20.图19是示出根据示例实施例的半导体封装件的示意性剖视图。
具体实施方式
21.在下文中，将参照附图描述示例实施例。
22.在下面的描述中，除非另有说明，否则参照附图来使用术语“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等。
23.图1a和图1b是根据示例实施例的半导体装置的示意性平面图。图1b是图1a的区域“a”的放大图。
24.图2a至图2d是根据示例实施例的半导体装置的示意性剖视图。图2a至图2d分别示出了沿着图1a的线i-i'、ii-ii'、iii-iii'和iv-iv'截取的剖面。
25.图3a和图3b是根据示例实施例的半导体装置的局部放大图。图3a是图2c的区域“b”的放大图，并且图3b是图2d的区域“c”的放大图。
26.参照图1a至图3b，半导体装置100可以包括竖直堆叠的第一基底结构s1和第二基底结构s2。例如，第一基底结构s1可以包括半导体装置100的外围电路区域，并且第二基底结构s2可以包括半导体装置100的存储器单元区域。图1a示出了在从第一基底结构s1与第二基底结构s2之间的界面观看第二基底结构s2的方向上的平面。
27.第一基底结构s1可以包括基底201、在基底201中的源区/漏区205和器件隔离层210以及设置在基底201上的电路元件220、电路接触插塞270、电路互连线280、外围区域绝缘层290、第一键合过孔295和第一键合金属层298。
28.基底201可以具有在x方向和y方向上延伸的上表面。器件隔离层210可以形成在基底201中以限定有源区域。包括杂质的源区/漏区205可以设置在有源区域的一部分中。基底201可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，基底201可以设置为单晶的体晶圆(single-crystalline bulk wafer)。
29.电路元件220可以包括平面晶体管。电路元件220中的每个可以包括电路栅极介电层222、间隔件层224和电路栅电极225。源区/漏区205可以在与电路栅电极225相邻的相对侧上设置在基底201中。
30.外围区域绝缘层290可以设置在基底201上的电路元件220上。电路接触插塞270和外围区域绝缘层290可以构成第一基底结构s1的第一互连结构。电路接触插塞270可以具有圆柱形状，并且可以穿过外围区域绝缘层290连接到源区/漏区205。可以通过电路接触插塞270将电信号施加到电路元件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，可以具有线性形状，并且可以设置在多个层中。可以根据示例实施例改变电路接触插塞270和电路互连线280的层数。
31.第一键合过孔295和第一键合金属层298可以构成第一键合结构并且可以设置在最上面的电路互连线280的一部分上。第一键合过孔295可以具有圆柱形状，并且第一键合金属层298可以具有线性形状。第一键合金属层298的上表面可以暴露于第一基底结构s1的上表面。第一键合过孔295和第一键合金属层298可以用作第一基底结构s1和第二基底结构s2的键合结构或键合层。另外，第一键合过孔295和第一键合金属层298可以提供用于电连接到第二基底结构s2的路径。在示例实施例中，如图2c中所示，第一键合金属层298中的一些可以仅设置为用于键合而不连接到下电路互连线280。第一键合过孔295和第一键合金属层298可以包括导电材料，例如铜(cu)。
32.在示例实施例中，外围区域绝缘层290可以包括从其上表面起具有预定厚度的键合绝缘层。键合绝缘层可以是用于与第二基底结构s2的键合绝缘层进行电介质到电介质键合的层。键合绝缘层还可以用作第一键合金属层298的扩散阻挡层，并且可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种。
33.第二基底结构s2可以包括具有第一区域r1和第二区域r2的板层101、在板层101的下表面上的第一水平导电层102和第二水平导电层104、堆叠在第二水平导电层104的下表面上的栅电极130、与栅电极130交替地堆叠的层间绝缘层120、设置为穿透栅电极130的沟道结构ch、在一个方向上延伸穿过栅电极130的第一分离区域ms1和第二分离区域ms2a和ms2b以及穿透栅电极130中的一些栅电极的第一绝缘区域gs。第二基底结构s2还可以包括在第二区域r2中平行于第一水平导电层102设置的水平绝缘层110、穿透栅电极130中的一些栅电极的第二绝缘区域ss、覆盖栅电极130的单元区域绝缘层190以及板层101上的钝化层199。第二基底结构s2还可以包括设置在栅电极130和沟道结构ch下方的作为第二互连结构的栅极接触件160、单元接触插塞170和单元互连线180。第二基底结构s2还可以包括作为第二键合结构的第二键合过孔195和第二键合金属层198。第二基底结构s2还可以具有在板层101外侧或从板层101水平偏移的第三区域r3。
34.板层101的第一区域r1可以是在其中竖直地堆叠栅电极130并设置有沟道结构ch的区域，板层101的第二区域r2可以是在其中栅电极130以不同长度延伸的区域并且可以对应于用于将存储器单元电连接到第一基底结构s1的区域。第二区域r2可以在至少一个方向(例如，x方向)上设置在第一区域r1的至少一端上或从第一区域r1的至少一端延伸。
35.板层101可以具有在x方向和y方向上延伸的上表面。板层101可以包括导电材料。例如，板层101可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。板层101还可以包括杂质。板层101可以设置为诸如多晶硅层的多晶半导体层或外延层。
36.第一水平导电层102和第二水平导电层104可以依次堆叠并设置在板层101的第一区域r1的下表面上。第一水平导电层102可以不延伸到板层101的第二区域r2，而第二水平导电层104可以延伸到第二区域r2。
37.第一水平导电层102可以用作半导体装置100的公共源极线的一部分，例如，与板层101一起用作公共源极线。如图3a的放大图中所示，第一水平导电层102可以在沟道层140的外围直接地连接到沟道层140。
38.第二水平导电层104可以在其中未设置第一水平导电层102和水平绝缘层110的一些区域中与板层101接触。在其中未设置第一水平导电层102和水平绝缘层110的所述一些区域中，第二水平导电层104可以弯曲以延伸到板层101上，同时覆盖第一水平导电层102或水平绝缘层110的端部。
39.第一水平导电层102和第二水平导电层104可以包括半导体材料，例如，第一水平导电层102和第二水平导电层104均可以包括多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或者包括从第一水平导电层102扩散的杂质的层。然而，在示例实施例中，可以用绝缘层代替第二水平导电层104。
40.水平绝缘层110可以在第二区域r2的至少一部分中在与第一水平导电层102的水平相同的水平处设置在板层101上。水平绝缘层110可以包括交替堆叠在板层101的第二区域r2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体装置100的工艺中用第一水平导电层102代替水平绝缘层110的一部分之后剩余的层。
41.水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
42.栅电极130可以竖直地彼此间隔开并且堆叠在板层101的下表面上以与层间绝缘层120一起形成堆叠结构。堆叠结构可以包括竖直堆叠的下堆叠结构和上堆叠结构。然而，在示例实施例中，堆叠结构可以包括单个堆叠结构。
43.栅电极130可以包括构成用于擦除操作的擦除控制晶体管的擦除栅电极130e、构成接地选择晶体管的栅极的至少一个下栅电极130l、构成多个存储器单元的栅极的存储器栅电极130m以及构成串选择晶体管的栅极的上栅电极130u。下栅电极130l和上栅电极130u可以基于制造工艺期间的方向而被称为“下”和“上”。可以根据半导体装置100的容量来确定构成存储器单元的栅极的存储器栅电极130m的数量。根据示例实施例，上栅电极130u和下栅电极130l以及擦除栅电极130e可以各自包括一个至四个或者更多个栅电极，并且可以
具有与存储器栅电极130m的结构相同或不同的结构。擦除栅电极130e可以设置在下栅电极130l上，并且可以用于使用栅致漏极泄漏(gidl)电流的擦除操作。在示例实施例中，擦除栅电极130e还可以设置在上栅电极130u下方。栅电极130中的一些(例如，与上栅电极130u或下栅电极130l相邻的存储器栅电极130m)可以是虚设栅电极。
44.栅电极130可以竖直地彼此间隔开并且堆叠在板层101的下表面上，并且可以在至少一个方向上延伸不同的长度以形成具有阶梯形状的台阶或台阶结构。如图2a中所示，栅电极130可以设置为在x方向上形成台阶，并且在y方向上也形成台阶。该台阶可以使包括栅电极130的端部的预定区域被暴露。栅电极130可以在上述区域中连接到栅极接触件160。
45.栅电极130可以设置为使得栅电极130中的至少一些栅电极在y方向上被第一分离区域ms1及第二分离区域ms2a和ms2b以预定单位分离。栅电极130可以在彼此相邻的一对第一分离区域ms1之间构成单个存储器块，但是存储器块的范围不限于此。
46.层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在垂直于板层101的下表面的方向上彼此间隔开，并且可以设置为在x方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
47.沟道结构ch可以设置为在板层101的第一区域r1中在板层101的下表面上以行和列彼此间隔开。沟道结构ch可以设置为形成网格图案或者可以在一个方向上以z字形形式设置。沟道结构ch可以具有圆柱形状并且可以具有根据长宽比在朝向板层101的方向上变窄的倾斜侧表面。
48.沟道结构ch中的每个可以具有在其中分别穿透栅电极130的上堆叠结构和下堆叠结构的第一沟道结构ch1和第二沟道结构ch2彼此连接的形式，并且可以具有由连接区域中的宽度的差异或变化形成的弯曲部分。在示例实施例中，沟道结构ch中的一些可以是虚设沟道，并且如图1a中所示，虚设沟道dch还可以设置在沟道结构ch外侧的第二区域r2中。
49.如图3a的放大图中所示，沟道层140可以设置在沟道结构ch中。在沟道结构ch中，沟道层140可以形成为具有将沟道填充绝缘层150围绕在其中的环形形状。然而，根据示例实施例，沟道层140可以具有诸如圆柱形状或棱柱形状的柱状形状而没有沟道填充绝缘层150。沟道层140可以在设置在其下方的部分中连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料。通过在与擦除栅电极130e的水平相同的水平处的区域中掺杂，沟道层140还可以包括杂质。
50.第一栅极介电层145a和第二栅极介电层145b可以设置在栅电极130与沟道层140之间。第一栅极介电层145a可以沿着栅电极130的上表面和下表面水平地延伸并且可以覆盖栅电极130的面对沟道结构ch的侧表面。第二栅极介电层145b可以沿着沟道层140竖直地延伸。尽管未详细地示出，但是第二栅极介电层145b可以包括从沟道层140依次地堆叠的隧穿层、电荷存储层以及阻挡层的一部分，并且第一栅极介电层145a可以包括阻挡层的另一部分。隧穿层可以允许将电荷隧穿到电荷存储层，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k介电材料或它们的组合。
51.沟道垫155可以仅设置在下面的第二沟道结构ch2的下端上。沟道垫155可以包括例如掺杂多晶硅。然而，在示例实施例中，第一沟道结构ch1和第二沟道结构ch2中的每个可以包括沟道垫155。在这种情况下，第一沟道结构ch1的沟道垫155可以连接到第二沟道结构
ch2的沟道层140。
52.沟道层140、第一栅极介电层145a和第二栅极介电层145b以及沟道填充绝缘层150可以在第一沟道结构ch1与第二沟道结构ch2之间彼此连接。具有相对大的厚度的层间绝缘层120还可以设置在第一沟道结构ch1与第二沟道结构ch2之间。然而，层间绝缘层120中的每个的形状可以根据示例实施例而变化。
53.第一分离区域ms1及第二分离区域ms2a和ms2b可以设置为在x方向上延伸穿过栅电极130。第一分离区域ms1及第二分离区域ms2a和ms2b可以设置成彼此平行。第一分离区域ms1及第二分离区域ms2a和ms2b可以穿过堆叠在板层101上的整个栅电极130而连接到板层101。第一分离区域ms1在x方向上作为单层延伸，并且第二分离区域ms2a和ms2b可以在一对第一分离区域ms1之间间歇地延伸，或者可以仅设置在一些区域中。具体地，第二分离区域ms2a和ms2b可以包括第二中间分离区域ms2a和设置在第一分离区域ms1与第二中间分离区域ms2a之间的第二辅助分离区域ms2b。第二中间分离区域ms2a可以设置为遍及第一区域r1和第二区域r2，并且第二辅助分离区域ms2b可以仅设置在第二区域r2中。第二中间分离区域ms2a可以设置为在第二区域r2中在x方向上彼此间隔开。第二分离区域ms2a和ms2b在第二区域r2中彼此间隔开的形状可以根据示例实施例而变化。另外，在示例实施例中，第一分离区域ms1及第二分离区域ms2a和ms2b的布置顺序和数量等不限于图1a中所示的那些。
54.如图2b和图2d中所示，分离绝缘层105可以设置在第一分离区域ms1及第二分离区域ms2a和ms2b中。分离绝缘层105可以具有由于高的长宽比而在朝向板层101的方向上宽度减小的形状，但是分离绝缘层105的形状不限于此。在示例实施例中，还可以在第一分离区域ms1及第二分离区域ms2a和ms2b中的分离绝缘层105中设置导电层。在这种情况下，导电层可以用作半导体装置100的公共源极线或连接到公共源极线的接触插塞。
55.第一绝缘区域gs可以从板层101的上表面延伸以穿透板层101、水平绝缘层110、第二水平导电层104、擦除栅电极130e、下栅电极130l、层间绝缘层120中的一些层间绝缘层以及第一栅极介电层145a。如图1a中所示，在平面图中，第一绝缘区域gs可以设置在以下区域中：所述区域包括设置在x方向上的第二中间分离区域ms2a之间区域。由于这种布置，下栅电极130l可以在一对第一分离区域ms1之间被第一绝缘区域gs和在x方向上呈线性设置的第二中间分离区域ms2a间隔为或划分为多个下栅电极。这将在下面参照图4更详细地描述。
56.如图1b中所示，第一绝缘区域gs可以在x方向上具有大于或等于第二中间分离区域ms2a之间的分离距离d1的第一长度l1。第一绝缘区域gs可以在y方向上具有等于或不同于第二中间分离区域ms2a的第一宽度w1的第二宽度w2。例如，第二宽度w2可以大于第一宽度w1，但示例实施例不限于此。
57.如图2b中所示，第一绝缘区域gs的在x方向上的两个侧表面的一部分和下表面的一部分可以与第二中间分离区域ms2a接触。通过从其上部分去除第二中心分离区域ms2a的分离绝缘层105的一部分来形成第一绝缘区域gs。因此，在第二中间分离区域ms2a中，可以在与第一绝缘区域gs接触的区域中沿着第一绝缘区域gs的下端形成弯曲部分be。第一绝缘层106可以设置在第一绝缘区域gs中。第一绝缘层106可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
58.如图3b中所示，第一绝缘区域gs可以具有倾斜的侧表面，使得第一绝缘区域gs的宽度在朝向第一基底结构s1的方向上变窄。第一绝缘区域gs可以在与沟道结构ch、第一分
离区域ms1及第二分离区域ms2a和ms2b、第二互连结构和第二键合结构相反的方向上具有倾斜或锥形的侧表面。第一绝缘区域gs可以在其上部分具有上宽度w2a，并且在其下部分具有比上宽度w2a小的下宽度w2b。上宽度w2a可以在例如约80nm至约150nm的范围内，或者在例如约100nm至约120nm的范围内。
59.第一绝缘区域gs可以设置为从板层101完全穿透下栅电极130l，使得第一绝缘区域gs的下端设置在下栅电极130l下方的层间绝缘层120中。例如，当存储器栅电极130m上方的栅电极被称为第一栅电极，存储器栅电极130m被称为第二栅电极，并且存储器栅电极130m下方的栅电极被称为第三栅电极时，第一绝缘区域gs可以设置为穿透第一栅电极中的至少一些栅电极。
60.第一绝缘区域gs穿透的下栅电极130l和擦除栅电极130e的侧表面可以通过第一绝缘区域gs暴露，以与第一绝缘层106直接接触。下栅电极130l和擦除栅电极130e的上表面和下表面上的第一栅极介电层145a的侧表面可以通过第一绝缘区域gs暴露，以与第一绝缘层106直接接触。在栅电极130中，面对沟道结构ch的侧表面可以如图3a中所示被第一栅极介电层145a覆盖，而面对第一绝缘区域gs的侧表面可以如图3b中所示不被第一栅极介电层145a覆盖。这可能是因为在形成第一栅极介电层145a和栅电极130之后形成第一绝缘区域gs。另外，第一绝缘区域gs下方的包括存储器栅电极130m的栅电极130可以具有平坦或平整的上表面和下表面，并且可以在第一绝缘区域gs下方延伸。
61.在本实施例的情况下，可以在第一基底结构s1和第二基底结构s2键合之后从板层101的上表面形成第一绝缘区域gs。因此，由于栅电极130的形状不受第一绝缘区域gs的影响，所以栅电极130可以在第一绝缘区域gs下方具有平坦或平整的上表面和下表面。因此，与在形成栅电极130之前形成第一绝缘区域gs的情况不同，可以防止在栅电极130中形成鸥翼形凹陷。作为结果，可以防止栅电极130由于凹陷而发生诸如短路和漏电流等的缺陷。
62.如图1a中所示，在第一区域r1中，第二绝缘区域ss可以在第一分离区域ms1与第二中间分离区域ms2a之间以及在第二中间分离区域ms2a之间在x方向上延伸。第二绝缘区域ss可以设置为穿透栅电极130之中的包括上栅电极130u的一些栅电极130，例如第三栅电极中的至少一些栅电极。如图2c中所示，第二绝缘区域ss可以在y方向上将包括例如上栅电极130u的总共三个栅电极130彼此间隔开。然而，被第二绝缘区域ss间隔开的栅电极130的数量可以根据示例实施例而变化。被第二绝缘区域ss间隔开的上栅电极130u可以构成不同的串选择线。第二绝缘层103可以设置在第二绝缘区域ss中。第二绝缘层103可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
63.单元区域绝缘层190可以设置为覆盖板层101和在板层101的下表面上的栅电极130。单元区域绝缘层190可以由绝缘材料形成并且可以包括多个绝缘层。
64.钝化层199可以设置在板层101的上表面上。钝化层199可以用于保护半导体装置100。在示例实施例中，钝化层199可以在一些区域中具有开口，使得可以限定连接到外部元件的垫区域。钝化层199可以包括氧化硅、氮化硅和碳化硅中的至少一种。
65.第二互连结构可以包括栅极接触件160、基底接触件165、单元接触插塞170和单元互连线180，并且第二基底结构s2可以被构造为电连接到第一基底结构s1。
66.栅极接触件160可以穿过单元区域绝缘层190连接到栅电极130。基底接触件165可以连接到板层101。
67.单元接触插塞170可以包括第一单元接触插塞172、第二单元接触插塞174和第三单元接触插塞176，并且单元互连线180可以包括第一单元互连线182和第二单元互连线184。沟道垫155、栅极接触件160和基底接触件165可以连接到在其下端上的第一单元接触插塞172。第一单元接触插塞172可以在其下端连接到第二单元接触插塞174，并且第二单元接触插塞174可以连接到在其下端上的第一单元互连线182。第三单元接触插塞176可以竖直地将第一单元互连线182和第二单元互连线184彼此连接。单元接触插塞170可以具有圆柱形状。单元接触插塞170可以具有不同的长度。例如，第一单元接触插塞172中的每个可以具有相对大的长度。在示例实施例中，单元接触插塞170中的每个可以具有倾斜的表面，使得宽度在朝向板层101的方向上减小并且在朝向第一基底结构s1的方向上增大。根据示例实施例，单元接触插塞170中的一些可以是未施加有电信号的虚设接触插塞。
68.第一单元互连线182可以包括连接到沟道结构ch的第一区域r1的位线，以及设置在与位线的水平相同的水平上的第二区域r2的互连线。第二单元互连线184可以是设置在第一单元互连线182下方的互连线。单元互连线180可以具有在至少一个方向上延伸的线性形状。在示例实施例中，第二单元互连线184可以具有比第一单元互连线182的厚度大的厚度。单元互连线180中的每个可以具有倾斜的侧表面，使得宽度在朝向板层101的方向上减小。
69.栅极接触件160、基底接触件165、单元接触插塞170和单元互连线180可以包括，例如钨(w)、铝(al)、铜(cu)、氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或其组合。
70.在未示出的区域中，第二基底结构s2还可以包括穿过板层101连接到下层的第二互连结构的贯穿过孔。
71.第二键合结构的第二键合过孔195设置在第二单元互连线184下方以连接到第二单元互连线184。第二键合金属层198可以连接到第二键合过孔195。第二键合金属层198的下表面可以暴露于第二基底结构s2的下表面。第二键合金属层198可以键合并且连接到第一基底结构s1的第一键合金属层298。第二键合过孔195和第二键合金属层198可以包括导电材料，例如铜(cu)。
72.在示例实施例中，单元区域绝缘层190可以包括从其下表面起具有预定厚度的键合绝缘层。在这种情况下，键合绝缘层可以与第一基底结构s1的键合绝缘层形成电介质到电介质键合。键合绝缘层可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一者。
73.第一基底结构s1与第二基底结构s2可以通过将第一键合金属层298与第二键合金属层198键合以及将键合绝缘层键合来键合。第一键合金属层298与第二键合金属层198的键合可以是例如铜到铜(cu到cu)键合，并且键合绝缘层的键合可以是以诸如sicn到sicn键合为例的电介质到电介质键合。第一基底结构s1与第二基底结构s2可以通过包括铜到铜(cu到cu)键合和电介质到电介质键合的混合键合来键合。
74.图4是示出根据示例实施例的半导体装置的栅电极的分解透视图。
75.参照图4，示出了设置在图1a的一对第一分离区域ms1之间的栅电极130中的一些栅电极。在图4中，栅电极130被示出为设置在与图2a中所示的栅电极130堆叠的方向相反的方向上。
76.在栅电极130之中，设置在最上面的部分(图2a中的最下面的部分)中的上栅电极130u可以用作串选择线。上栅电极130u可以被第二绝缘区域ss和第二中间分离区域ms2a划
分为在y方向上布置的六个子上栅电极130ua、130ub、130uc、130sud、130ue和130uf。子上栅电极130ua、130ub、130uc、130sud、130ue和130uf中的每个可以连接到不同的接触插塞以独立地接收电信号。例如，在栅电极130之中，设置在最上面的部分上的两个上栅电极130可以对应于上栅电极130u，但是上栅电极130u的数量可以根据示例实施例而变化。
77.设置在上栅电极130u下方的存储器栅电极130mn可以具有由第二分离区域ms2a和ms2b形成的凹槽或开口，并且可以设置为单层。最下面的存储器栅电极130m0也可以具有第二分离区域ms2a和ms2b穿透的区域，并且可以设置为单层。在图4中，在存储器栅电极130m之中，仅示出了最上面的存储器栅电极130mn和最下面的存储器栅电极130m0，但是可以类似地分别设置其他存储器栅电极130m以形成单层。
78.在栅电极130之中，设置在存储器栅电极130m下方的下栅电极130l可以用作接地选择线，并且可以被第一绝缘区域gs和第二中间分离区域ms2a划分成三个子下栅电极130la、130lb和130lc。第一绝缘区域gs可以设置为连接在x方向上并排设置的第二中间分离区域ms2a，因此，下栅电极130l可以在y方向上完全被分开。子下栅电极130la、130lb和130lc中的每个可以连接到不同的接触插塞以独立地接收电信号。然而，在示例实施例中，设置在一对第一分离区域ms1之间的子下栅电极130la、130lb和130lc的数量可以在两个或更多个的范围内改变。类似于下栅电极130l，擦除栅电极130e(参见图1a)也可以包括多个子栅电极。
79.图5a至图5c是示出根据示例实施例的半导体装置的局部放大图。图5a至图5c示出对应于图3b的区域。
80.参照图5a，在半导体装置100a中，栅电极130还包括虚设栅电极130d，并且第一绝缘区域gsa可以从下栅电极130l向下延伸以进一步穿透虚设栅电极130d。当堆叠多个虚设栅电极130d时，第一绝缘区域gsa可以穿透虚设栅电极130d中的至少一个。例如，第一绝缘区域gsa可以延伸到最上面的存储器栅电极130m上的层间绝缘层120。
81.如上所述，在示例实施例中，当虚设栅电极130d设置在下栅电极130l的上方和下方时，第一绝缘区域gsa可以进一步穿透设置在下栅电极130l的上方和下方的虚设栅电极130d。
82.参照图5b，在半导体装置100b中，第一绝缘区域gsb可以设置为仅穿透栅电极130之中的下栅电极130l。在本实施例中，栅电极130可以不包括擦除栅电极130e(参见图3b)，并且下栅电极130l可以设置为栅电极130之中的最上面的栅电极。
83.在示例实施例中，当栅电极130中的下栅电极130l的布置顺序被改变时，第一绝缘区域gsb可以延伸到穿透下栅电极130l的深度。
84.参照图5c，在半导体装置100c中，第一绝缘区域gsc可以设置为穿透单个擦除栅电极130e和下栅电极130l。在本实施例中，栅电极130可以包括在下栅电极130l上的仅一个擦除栅电极130e。
85.如上所述，在示例实施例中，设置在下栅电极130l上的擦除栅电极130e的数量可以变化，并且第一绝缘区域gsc可以设置为穿透所有的擦除栅电极130e。此外，在示例实施例中，当设置多个下栅电极130l时，第一绝缘区域gsc可以设置为穿透所有的下栅电极130l。
86.图6是示出根据示例实施例的半导体装置的局部放大图。图6示出了对应于图3a的
区域。
87.参照图6，与图2a至图2d的实施例不同，在半导体装置100d中，第二基底结构s2可以不包括在板层101的下表面上的第一水平导电层102和第二水平导电层104。此外，沟道结构chd还可以包括外延层107。
88.外延层107可以在沟道结构chd的上端上设置在板层101的下表面上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在板层101的凹陷区域中。外延层107的下表面可以位于竖直相邻或对齐的栅电极130之间。例如，外延层107的下表面可以设置在擦除栅电极130e之间，但示例实施例不限于此。外延层107可以通过其下表面连接到沟道层140。栅极绝缘层141还可以设置在外延层107和与外延层107接触的擦除栅电极130e之间。
89.图7a和图7b是根据示例实施例的半导体装置的示意性剖视图。图7a示出了对应于图2b的剖面，并且图7b示出了对应于图2d的剖面。
90.参照图7a和图7b，在半导体装置100e中，第二基底结构s2还可以包括设置在板层101上的源极导电层115。源极导电层115可以与板层101一起用作半导体装置100e的公共源极线。源极导电层115可以设置为覆盖板层101的上表面和第一绝缘区域gs的上表面。源极导电层115被示出为具有与板层101相同的尺寸，但示例实施例不限于此。钝化层199可以设置在源极导电层115上。源极导电层115可以包括金属材料，例如钨(w)、铜(cu)和铝(al)中的至少一种。
91.图8至图16是示出制造根据示例实施例的半导体装置的方法的示意性剖视图。图8至图10和图12至图14示出对应于图2a的区域，图11、图15和图16示出对应于图2b的区域。
92.参照图8，可以在基底201上形成包括电路元件220、第一互连结构和第一键合结构的第一基底结构s1。
93.可以在基底201中形成器件隔离层210，并且可以在基底201上依次地形成电路栅极介电层222和电路栅电极225。可以通过例如浅沟槽隔离(sti)工艺来形成器件隔离层210。可以使用原子层沉积(ald)或者化学气相沉积(cvd)来形成电路栅极介电层222和电路栅电极225。可以由氧化硅形成电路栅极介电层222，并且可以由多晶硅和金属硅化物中的至少一种形成电路栅电极225，但示例实施例不限于此。此后，可以在电路栅极介电层222和电路栅电极225的相对侧壁上形成间隔件层224和源区/漏区205。根据示例实施例，间隔件层224可以包括多个层。此后，可以执行离子注入工艺以形成源区/漏区205。
94.可以通过形成外围区域绝缘层290的一部分、蚀刻待去除的部分并且用导电材料填充被去除的部分来形成第一互连结构的电路接触插塞270和第一键合结构的第一键合过孔295。可以通过例如沉积导电材料并且将沉积的导电材料图案化来形成第一互连结构的电路互连线280和第一键合结构的第一键合金属层298。第一键合金属层298可以形成为穿过外围区域绝缘层290暴露其上表面。
95.外围区域绝缘层290可以包括多个绝缘层。可以在形成第一互连结构和第一键合结构的每个操作中形成外围区域绝缘层290的一部分。可以通过本操作来制备第一基底结构s1。
96.参照图9，可以开始制备第二基底结构s2的工艺。可以在基体基底sub上形成板层101，可以形成水平绝缘层110和第二水平导电层104，并且可以依次地堆叠牺牲绝缘层118
和层间绝缘层120，然后可以形成沟道牺牲层129。
97.基体基底sub可以是通过后续工艺去除的层，并且可以是诸如硅(si)基底的半导体基底。板层101可以由例如多晶硅层或外延层形成。在本操作中，可以在形成板层101之前附加地形成覆盖层或蚀刻停止层。
98.可以通过在板层101上交替地堆叠第一水平绝缘层111和第二水平绝缘层112来形成水平绝缘层110。可以通过后续工艺在第一区域r1中用图2a的第一水平导电层102替换水平绝缘层110。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与牺牲绝缘层118的材料相同的材料形成。
99.第二水平导电层104可以形成在水平绝缘层110上，并且可以在其中去除了水平绝缘层110的区域中与板层101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，可以覆盖所述端部，并且可以延伸到板层101上。
100.可以对板层101、水平绝缘层110和第二水平导电层104进行图案化以将其在第三区域r3中去除，并且可以用单元区域绝缘层190的一部分来填充被去除的区域。
101.可以与层间绝缘层120交替地形成牺牲绝缘层118，以构成下堆叠结构和上堆叠结构。在形成下堆叠结构之后，可以形成沟道牺牲层129并且可以形成上堆叠结构。
102.可以通过后续工艺用栅电极130代替牺牲绝缘层118。可以由相对于层间绝缘层120具有蚀刻选择性的材料来形成牺牲绝缘层118。例如，可以由氧化硅和氮化硅中的至少一种来形成层间绝缘层120，并且可以由从硅、氧化硅、碳化硅和氮化硅组成的组中选择的与层间绝缘层120的材料不同的材料来形成牺牲绝缘层118。在示例实施例中，层间绝缘层120的厚度可以不全部相同。
103.可以通过形成下沟道孔以穿透对应于第一沟道结构ch1(参见图2a)的区域中的下堆叠结构并且接着在下沟道孔中沉积沟道牺牲层129的材料来形成沟道牺牲层129。沟道牺牲层129可以包括例如多晶硅。
104.可以对牺牲绝缘层118和层间绝缘层120重复执行光刻工艺和蚀刻工艺，使得上层的牺牲绝缘层118比下层的牺牲绝缘层118短。因此，牺牲绝缘层118可以具有阶梯或台阶形状。在示例实施例中，可以将牺牲绝缘层118形成为在其端部上具有相对小的厚度。为此，可以进一步执行工艺。然后，可以沉积覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的上部的绝缘材料，以进一步形成单元区域绝缘层190的一部分。
105.参照图10，可以将沟道结构ch形成为穿透牺牲绝缘层118和层间绝缘层120的堆叠结构。
106.在上堆叠结构中，可以去除牺牲绝缘层118和层间绝缘层120的一部分以形成第二绝缘区域ss(参见图2c)。为了形成第二绝缘区域ss，可以使用附加的掩模层来暴露其中将要形成第二绝缘区域ss的区域，可以从最上面的部分去除预定数量的牺牲绝缘层118和层间绝缘层120，然后可以沉积绝缘材料以形成第二绝缘层103(参见图2c)。
107.为了形成沟道结构ch，可以在沟道牺牲层129上各向异性地蚀刻上堆叠结构以形成上沟道孔，并且可以去除被上沟道孔暴露的沟道牺牲层129。因此，可以形成包括彼此连接的下沟道孔和上沟道孔的沟道孔。
108.可以在沟道孔中的每个中依次地形成第二栅极介电层145b、沟道层140、沟道填充
绝缘层150和沟道垫155，以形成包括第一沟道结构ch1和第二沟道结构ch2的沟道结构ch。可以在沟道结构ch中的第二栅极介电层145b上形成沟道层140。沟道填充绝缘层150可以形成为填充沟道结构ch并且可以是绝缘材料。然而，根据示例实施例，可以填充沟道层140而不是沟道填充绝缘层150之间的空间。沟道垫155可以由导电材料形成，并且可以由例如多晶硅形成。
109.参照图11，可以形成开口op以穿透牺牲绝缘层118和层间绝缘层120的堆叠结构，可以形成第一水平导电层102，并且可以通过开口op去除牺牲绝缘层118以形成隧道部分tl。
110.开口op可以形成在对应于第一分离区域ms1及第二分离区域ms2a和ms2b的区域中(参见图1a)，并且可以是在x方向上延伸的沟槽的形式。
111.可以去除水平绝缘层110的一部分。可以通过回蚀工艺暴露第二水平绝缘层112，同时在开口op中形成附加的牺牲间隔层。可以选择性地去除被暴露的第二水平绝缘层112，然后可以去除上面的和下面的第一水平绝缘层111。可以通过例如湿法蚀刻工艺去除水平绝缘层110。在去除第一水平绝缘层111的工艺期间，还可以在其中去除了第二水平绝缘层112的区域中去除被暴露的第二栅极介电层145b的一部分。可以在其中去除了水平绝缘层110的区域中沉积半导体材料，以形成第一水平导电层102，然后可以在开口op中去除牺牲间隔件层。本工艺可以允许第一水平导电层102形成在第一区域r1中，并且可以允许水平绝缘层110保留在第二区域r2中。
112.例如，可以使用湿法蚀刻相对于层间绝缘层120来选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成隧道部分tl。
113.参照图12，可以在其中去除了牺牲绝缘层118的区域中形成栅电极130。
114.在形成栅电极130之前，可以形成第一栅极介电层145a(参见图3a和图3b)。第一栅极介电层145a可以形成为沿着隧道部分tl水平地延伸，并且可以形成为通过隧道部分tl覆盖沟道结构ch的侧壁。
115.可以通过用导电材料填充隧道部分tl来形成栅电极130。栅电极130可以包括金属、多晶硅或金属硅化物材料。随后，可以用绝缘材料填充开口op来形成分离绝缘层105。
116.参照图13，可以在栅电极130上形成第二互连结构和第二键合结构。
117.在第二互连结构中，可以通过蚀刻栅电极130和板层101上的单元区域绝缘层190以形成接触孔并且用导电材料填充所述接触孔来形成栅极接触件160和基底接触件165。可以通过在沟道垫155、栅极接触件160和基底接触件165上蚀刻单元区域绝缘层190并且沉积导电材料来形成单元接触插塞170。单元互连线180可以通过导电材料的沉积和图案化工艺来形成，或者通过形成构成单元区域绝缘层190的绝缘层的一部分、对绝缘层的所述部分进行图案化以及沉积导电材料来形成。
118.可以通过在单元互连线180上进一步形成单元区域绝缘层190并且去除单元区域绝缘层190的一部分来形成构成第二键合结构的第二键合过孔195和第二键合金属层198。第二键合金属层198的上表面可以被单元区域绝缘层190暴露。
119.参照图14，可以将第一基底结构s1和第二基底结构s2彼此键合。
120.可以通过施加压力将第一键合金属层298和第二键合金属层198键合来连接第一基底结构s1和第二基底结构s2。同时，可以通过施加压力来键合外围区域绝缘层290和单元
区域绝缘层190的与键合绝缘层对应的部分。在将第二基底结构s2反转为在第一基底结构s1上面向下之后，可以执行键合。为了更好地理解，在附图中，第二基底结构s2被示出为以图13中所示的结构的镜像的形式键合。
121.第一基底结构s1和第二基底结构s2可以彼此直接键合，而无需在第一基底结构s1和第二基底结构s2之间插入诸如附加粘合层的粘合剂。根据示例实施例，在键合之前，可以在第一基底结构s1的上表面和第二基底结构s2的下表面上进一步执行诸如氢等离子体处理的表面处理工艺，以增强键合强度。
122.参照图15，可以去除第二基底结构s2的基体基底sub，并且可以在第一基底结构s1和第二基底结构s2的键合结构上形成凹陷区域rc。
123.可以通过诸如研磨工艺的抛光工艺从第二基底结构s2的上表面去除基体基底sub的一部分，并且可以通过诸如湿法蚀刻工艺的蚀刻工艺去除基体基底sub的另一部分。可以去除第二基底结构s2的基体基底sub以显著减小半导体装置的总厚度。根据示例实施例，还可以去除板层101的一部分。
124.可以在对应于第一绝缘区域gs(参见图2b)的位置处，形成凹陷区域rc。可以通过从板层101的上表面去除板层101、水平绝缘层110、第二水平导电层104、栅电极130中的一些栅电极、层间绝缘层120中的一些层间绝缘层以及第一栅极介电层145a中的一些第一栅极介电层(参见图3b)来形成凹陷区域rc。凹陷区域rc可以形成为具有倾斜的侧表面，使得侧表面的下端的宽度减小。凹陷区域rc的侧表面可以具有与沟道结构ch、第一分离区域ms1及第二分离区域ms2a和ms2b、第二互连结构以及第二键合结构的斜率相反的斜率。这是因为凹陷区域rc形成为从板层101的上表面延伸。凹陷区域rc的侧表面的倾斜程度可以根据凹陷区域rc的深度而变化。
125.在x方向上截取的剖面中，可以通过一起去除第二中间分离区域ms2a的一部分来形成凹陷区域rc。因此，可以在第二中间分离区域ms2a中形成弯曲部分be。在通过凹陷区域rc的y方向上截取的剖面中，可以通过凹陷区域rc暴露包括擦除栅电极130e和下栅电极130l的栅电极130的侧表面以及第一栅极介电层145a(参见图3b)的侧表面。
126.参照图16，可以在凹陷区域rc中形成第一绝缘层106以形成第一绝缘区域gs。
127.可以通过沉积绝缘材料并且执行平坦化工艺来形成第一绝缘区域gs。第一绝缘区域gs的上表面可以与板层101的上表面基本上共面，但示例实施例不限于此。
128.一起参照图2a和图2b，可以在板层101上形成钝化层199以最终制造图2a和图2b的半导体装置100。
129.图17是示出根据示例实施例的包括半导体装置的数据存储系统的视图。
130.参照图17，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以是包括一个或更多个半导体装置1100的存储装置或者是包括存储装置的电子装置。例如，数据存储系统1000可以是包括一个或更多个半导体装置1100的固态驱动(ssd)装置、通用串行总线(usb)装置、计算系统、医疗设备或通信设备。
131.半导体装置1100可以是或者包括非易失性存储器装置，并且可以是例如参照图1至图7b描述的nand闪存装置。半导体装置1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在示例实施例中，第一结构1100f可以设置在第二结构1100s旁边。在
示例实施例中，第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl、公共源极线csl、字线wl、第一上栅极线ul1和第二上栅极线ul2、第一下栅极线ll1和第二下栅极线ll2以及在位线bl与公共源极线csl之间的存储器单元串cstr的存储器单元结构。
132.在第二结构1100s中，存储器单元串cstr中的每个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据示例实施例而变化。
133.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
134.在示例实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以用于擦除操作，在该擦除操作中，使用栅极感应漏极泄漏(gidl)电流来擦除存储在存储器单元晶体管mct中的数据。
135.公共源极线csl、第一下栅极线ll1和第二下栅极线ll2、字线wl以及第一上栅极线ul1和第二上栅极线ul2可以通过在第一结构1100f中延伸到第二结构1100s的第一互连1115电连接到解码器电路1110。位线bl可以通过在第一结构1100f中延伸到第二结构1100s的第二互连1125连接到页缓冲器1120。
136.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct之中的至少一个存储器单元晶体管mct执行控制操作。解码器电路1110和页缓冲器1120可以被逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出(i/o)垫1101与控制器1200通信。i/o垫1101可以通过在第一结构1100f中延伸到第二结构1100s的输入/输出(i/o)互连1135电连接到逻辑电路1130。
137.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。根据示例实施例，数据存储系统1000可以包括多个半导体装置1100。在这种情况下，控制器1200可以控制多个半导体装置1100。
138.处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以基于预定固件来操作，并且可以控制nand控制器1220来访问半导体装置1100。nand控制器1220可以包括用于处理与半导体装置1100的通信的nand控制器接口1221(i/f)。可以通过nand控制器接口1221传输用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管mct中的数据以及要从半导体装置1100的存储器单元晶体管mct读取的数据等。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
139.图18是示出根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
140.参照图18，根据示例实施例的数据存储系统2000可以包括主基底2001、安装在主
基底2001上的控制器2002、一个或更多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过形成在主基底2001上的互连图案2005连接到控制器2002。
141.主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。在连接器2006中，多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口变化。在示例实施例中，数据存储系统2000可以基于诸如通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)和用于通用闪存(ufs)的m-phy等接口之中的接口与外部主机通信。在示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力进行操作。数据存储系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
142.控制器2002可以将数据写入半导体封装件2003或者从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
143.dram 2004可以是用于减小用作数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的dram 2004可以作为一种高速缓存存储器操作并且可以在针对半导体封装件2003的控制操作期间提供用于临时存储数据的空间。当dram 2004包括在数据存储系统2000中时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
144.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装基底2100彼此电连接的连接结构2400以及覆盖封装基底2100上的半导体芯片2200和连接结构2400的模制层2500。
145.封装基底2100可以是包括上封装垫2130的印刷电路板(pcb)。半导体芯片2200中的每个可以包括输入/输出(i/o)垫2210。i/o垫2210可以对应于图17的i/o垫1101。半导体芯片2200中的每个可以包括栅极堆叠结构3210和沟道结构3220。半导体芯片2200中的每个可以包括参照图1至图7b描述的半导体装置。
146.在示例实施例中，连接结构2400可以是将i/o垫2210和上封装垫2130彼此电连接的键合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过引线键合彼此电连接，并且可以电连接到封装基底2100的上封装垫2130。根据示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构而不是使用引线键合的连接结构2400彼此电连接。
147.在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基底2001不同的附加的中介体基底上，并且控制器2002和半导体芯片2200可以通过形成在中介基底上的互连彼此连接。
148.图19是示出根据示例实施例的半导体封装件的示意性剖视图。图19示出了图18的半导体封装件2003的示例实施例，并且概念性地示出了沿着线v-v'截取的图18的半导体封装件2003的区域。
149.参照图19，在半导体封装件2003中，半导体芯片2200a中的每个可以包括半导体基底4010、在半导体基底4010上的第一结构4100以及在第一结构4100上通过晶圆键合方法键合到第一结构4100的第二结构4200。
150.第一结构4100可以包括包含外围互连件4110和第一键合结构4150的外围电路区域。第二结构4200可以包括公共源极线4205、公共源极线4205与第一结构4100之间的栅极堆叠结构4210、穿透栅极堆叠结构4210的沟道结构4220和分离区域4230以及分别电连接到存储器沟道结构4220和栅极堆叠结构4210的字线(图17的wl)的第二键合结构4250。例如，第二键合结构4250可以通过电连接到存储器沟道结构4220的位线4240和电连接到字线(图17的wl)的栅极接触件160(参见图2a)分别电连接到沟道结构4220和字线(图17的wl)。第一结构4100的第一键合结构4150和第二结构4200的第二键合结构4250可以在彼此接触的同时彼此键合。第一键合结构4150和第二键合结构4250的键合部分可以由例如铜(cu)形成。
151.如放大图所示，第二结构4200可以包括从板层101的上表面延伸以穿透构成接地选择晶体管的下栅电极130l的第一绝缘区域gs。半导体芯片2200a中的每个还可以包括输入/输出(i/o)垫2210和在i/o垫2210下方的输入/输出(i/o)互连件4265。i/o互连件4265可以电连接到第二键合结构4250中的一些。
152.半导体芯片2200a可以通过键合引线形式的连接结构2400彼此电连接。然而，在示例实施例中，单个半导体封装件中的诸如半导体芯片2200a的半导体芯片可以通过包括贯穿电极tsv的连接结构彼此电连接。
153.如上所述，在两个或更多个基底结构彼此键合的结构中，绝缘区域形成为从上基底结构的后表面延伸并且穿透至少一个栅电极。因此，可以提供具有改善的可靠性的半导体装置和包括该半导体装置的数据存储系统。
154.虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。