分栅快闪存储单元及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种分栅快闪存储单元及其制备方法。


背景技术：

2.闪存作为一种非易失性存储器，通过改变晶体管或存贮单元的临界电压来控制栅极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，且闪存作为电可擦除且可编程的只读存储器的一种特殊结构，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
3.图1为一种分栅快闪存储单元的剖面示意图。请参考图1，源区20’位于擦除栅30’下方的衬底10’中，源区20’和擦除栅30’通过氧化层40’隔离，浮栅50’位于擦除栅30’的两侧，在后续的互连工艺中需要形成贯穿擦除栅30’的源极电连接件(图中未示出)与源区20’电性连接，正由于源极电连接件会贯穿擦除栅30’导致电连接件的接触电阻较大即互连接触电阻较大，并且擦除栅30’需要通过擦除栅电连接件(图中未示出)引出，互连版图较复杂，对互连工艺要求较高。另外，一般在器件结构上要求源区20’和浮栅50’在横向上有一定宽度的重叠作为耦合部分(图中虚框中示出)，耦合部分以保证源区20’和浮栅50’的耦合系数，利于分栅快闪存储单元进行编程，因此为了保证源区20’和浮栅50’在横向上有一定宽度的重叠，浮栅50’的宽度不能太小，使得器件的尺寸难以缩减。


技术实现要素：

4.本发明的目的在于提供一种分栅快闪存储单元及其制备方法，以简化互连工艺和制备工艺、降低源极接触电阻及利于缩小分栅快闪存储单元面积。
5.为了达到上述目的，本发明提供了一种分栅快闪存储单元，包括：
6.衬底；
7.第一分栅结构和第二分栅结构，位于所述衬底上，且均包括由下至上排列的浮栅及擦除栅，所述擦除栅覆盖所述浮栅的部分顶面；
8.源线层，位于所述第一分栅结构和所述第二分栅结构之间，且包括电性连接的两个第一部分和位于两个所述第一部分之间的第二部分，每个所述第一部分覆盖对应的所述浮栅的剩余顶面并向上延伸至覆盖对应的所述擦除栅的侧面，且所述第二部分覆盖所述衬底；
9.源区，位于所述第二部分下方的所述衬底内，且与所述第二部分电性连接。
10.可选的，所述第一分栅结构和所述第二分栅结构还均包括第一侧墙，所述第一侧墙覆盖所述擦除栅的顶面及所述擦除栅和所述浮栅靠近所述源线层的侧面。
11.可选的，所述第一分栅结构和所述第二分栅结构还均包括第二侧墙和字线栅，所述第二侧墙覆盖对应的所述浮栅及所述擦除栅远离所述源线层的侧面，所述字线栅覆盖对应的所述第二侧墙的表面。
12.可选的，还包括两个漏区，分别位于每个所述字线栅的外侧的所述衬底内。
13.可选的，所述源线层的材质包括多晶硅。
14.本发明还提供了一种分栅快闪存储单元的制备方法，包括：
15.提供衬底；以及，
16.形成第一分栅结构和第二分栅结构于所述衬底上，且均包括由下至上排列的浮栅及擦除栅，所述擦除栅覆盖所述浮栅的部分顶面，形成源线层于所述第一分栅结构和所述第二分栅结构之间，且包括电性连接的两个第一部分和位于两个所述第一部分之间的第二部分，每个所述第一部分覆盖对应的所述浮栅的剩余顶面并向上延伸至覆盖对应的所述擦除栅的侧面，且所述第二部分覆盖所述衬底，形成源区于所述第二部分下方的所述衬底内，且与所述第二部分电性连接。
17.可选的，形成所述浮栅、所述擦除栅、所述第二部分及所述源区的步骤包括：
18.在所述衬底上依次形成浮栅材料层、擦除栅材料层及掩模层；
19.依次刻蚀所述掩模层、所述擦除栅材料层及所述浮栅材料层以形成显露出所述衬底的开口；
20.对所述开口的底部的所述衬底进行离子注入以在所述开口的底部的所述衬底中形成所述源区；
21.在所述开口中填充形成所述第二部分，所述第二部分与所述源区电性连接；以及，
22.刻蚀去除所述掩模层及所述掩模层正下方的浮栅材料层和擦除栅材料层，所述开口每侧剩余的浮栅材料层分别作为一个所述浮栅，所述开口每侧剩余的擦除栅材料层分别作为一个所述擦除栅。
23.可选的，形成所述开口及所述第一部分的步骤包括：
24.刻蚀所述掩模层以形成显露出所述擦除栅材料层的第一开口；
25.在所述第一开口的侧壁上形成第一子侧墙；
26.以所述第一子侧墙为掩模刻蚀所述擦除栅材料层以形成显露出所述浮栅材料层的第二开口；
27.在所述第二开口的内壁上形成第二子侧墙，且所述第二子侧墙覆盖所述第一子侧墙的至少部分表面；
28.至少在述第二开口的侧壁的第二子侧墙上形成第一部分，且所述第一部分覆盖所述第二开口的底部的第二子侧墙的部分表面；
29.以所述第一部分为掩模依次刻蚀所述第二子侧墙及所述浮栅材料层以形成显露出所述衬底的第三开口，所述第一开口、所述第二开口及所述第三开口连通构成所述开口；以及，
30.在所述第三开口的侧壁上形成第三子侧墙，所述第一子侧墙、所述第二子侧墙及所述第三子侧墙构成第一侧墙。
31.可选的，形成所述浮栅和所述擦除栅之后，还包括：
32.在每个所述擦除栅及所述浮栅远离所述源线层的一侧上形成第二侧墙；以及，
33.在每个所述第二侧墙的表面上形成字线栅。
34.可选的，在形成所述字线栅之后，还包括：
35.对每个所述字线栅的外侧的衬底进行离子注入以在所述衬底中形成漏区。
36.在本发明提供的分栅快闪存储单元及其制备方法中，第一分栅结构和第二分栅结
构位于衬底上，且均包括由下至上排列的浮栅及擦除栅，擦除栅覆盖浮栅的部分顶面；源线层位于第一分栅结构和第二分栅结构之间，且包括电性连接的两个第一部分和位于两个第一部分之间的第二部分，每个第一部分覆盖对应的浮栅的剩余顶面并向上延伸至覆盖对应的擦除栅的侧面，且第二部分覆盖衬底；源区位于第二部分下方的衬底内，且与第二部分电性连接。本发明中通过浮栅上方的擦除栅进行擦除，源区与源线层电性连接，在后续进行互连工艺时，通过源线层将源区引出，可以降低源极接触电阻(即互连接触电阻)，简化互连工艺和制备工艺；并且第一部分覆盖浮栅的部分顶面，增加了源线层与浮栅的耦合面积，能够缩小浮栅的宽度，利于缩小分栅快闪存储单元的面积。
附图说明
37.图1为一种分栅快闪存储单元的剖面示意图；
38.图2为本发明一实施例提供的分栅快闪存储单元的制备方法的流程图；
39.图3a～3i为本发明一实施例提供的分栅快闪存储单元的制备方法中相应步骤的剖面示意图，其中，图3i为本发明一实施例提供的分栅快闪存储单元的剖面示意图；
40.其中，附图标记为：
41.10、10
’‑
衬底；21-栅氧化层；22-隧穿氧化层；23-字线氧化层；30-浮栅材料层；50’、31-浮栅；40-擦除栅材料层；30’、41-擦除栅；50-掩模层；61-第一子侧墙；62-第二子侧墙；63-第三子侧墙；64-第二侧墙；71-第一开口；72-第二开口；73-第三开口；81-第一部分；82-第二部分；20’、91-源区；92-漏区；100-字线栅；40
’‑
氧化层；t1-第一分栅结构；t2-第二分栅结构。
具体实施方式
42.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
43.图3i为本实施例提供的分栅快闪存储单元的剖面示意图。请参考图3i，本实施例提供了一种分栅快闪存储单元，包括：衬底10、第一分栅结构t1、第一分栅结构t2、源线层、源区91及漏区92，其中衬底10的材质包括硅、锗、镓、氮或碳中的一种或多种。
44.第一分栅结构t1和第二分栅结构t2均位于衬底10上，且均包括由下至上排列的浮栅31及擦除栅41，即擦除栅41位于浮栅31上方，且擦除栅41覆盖浮栅31的部分顶面，浮栅31和擦除栅41的材质均为多晶硅。在本实施例中，浮栅31和衬底10之间形成有栅氧化层21；以及，浮栅31和擦除栅41之间形成有隧穿氧化层22。
45.源线层位于第一分栅结构t1和第二分栅结构t2之间，源线层包括电性连接的两个第一部分81和位于两个第一部分81之间的第二部分82，每个第一部分81覆盖对应的浮栅31的剩余顶面并向上延伸至覆盖对应的擦除栅41的侧面，且第二部分82覆盖衬底10；在本实施例中源线层的材质优选为多晶硅，即第一部分81和第二部分82的材质均为多晶硅；在后续工艺中在源线层的表面上形成金属硅化物层，有利于降低接触电阻。
46.进一步地，第一分栅结构t1和第二分栅结构t2还均包括第一侧墙，第一侧墙覆盖擦除栅41的顶面及擦除栅41和浮栅31靠近源线层的侧面。具体是第一侧墙包括第一子侧墙
61、第二子侧墙62及第三子侧墙63，其中第一子侧墙61位于擦除栅41的上方，即覆盖擦除栅41的顶面；第二子侧墙62覆盖擦除栅41和隧穿氧化层22靠近源线层的侧面及浮栅31的部分顶面，且延伸覆盖第一子侧墙61的至少部分表面，第一部分81覆盖第二子侧墙62；第三子侧墙63覆盖浮栅31和栅氧化层21靠近第二部分82的侧面，且可延伸覆盖第二子侧墙62靠近第二部分82的侧面。
47.源区91位于第二部分82下方的衬底10内，且源区91与第二部分82电性连接，即源区91与第二部分82直接接触，实现源区91与源线层的电性连接。
48.第一分栅结构t1和第二分栅结构t2还均包括第二侧墙64、字线栅100和字线氧化层23，第二侧墙64覆盖对应的栅氧化层21、浮栅31、隧穿氧化层22及擦除栅41远离源线层的侧面且延伸覆盖第一子侧墙61的至少部分表面；字线氧化层23覆盖衬底10的部分表面及第二侧墙64的部分表面；字线栅100位于字线氧化层23上，且覆盖对应的第二侧墙64的剩余表面，还可延伸覆盖第一子侧墙61远离源线层90的部分侧面。在本实施例中，第一分栅结构t1和第二分栅结构t2以源线层为中心对称布置，在图中为了方便示意用矩形虚框简单圈出了第一分栅结构t1和第二分栅结构t2，其中圈出的部分不代表所有均是属于第一分栅结构t1和第二分栅结构t2，第一分栅结构t1和第二分栅结构t2所包含的具体部分参见本实施例的文字描述。
49.进一步地，还包括两个漏区92，分别位于每个字线栅100的外侧的衬底10内，即分别位于第一分栅结构t1的字线栅100和第二分栅结构t2的字线栅100的外侧的衬底10内。
50.进一步地，还包括形成有钝化层、源极电连接件和擦除栅电连接件(图中均未示出)，其中钝化层覆盖第一分栅结构t1、第二分栅结构t2、源线层及衬底10，源极电连接件贯穿钝化层与源线层电性连接，擦除栅电连接件贯穿钝化层及第一子侧墙61与擦除栅41电性连接，此外还形成有浮栅电连接件、字线栅电连接件及漏区电连接件(图中均未示出)分别与浮栅31、字线栅100及漏区92电性连接。
51.在本实施例中，分栅快闪存储单元进行擦除时，擦除栅41接较高的正电压，其它保持零电位，通过从浮栅31到擦除栅41的电子隧穿进行擦除，以通过隧穿氧化层22从浮栅31中拉出电子；分栅快闪存储单元进行读时，字线栅100接电源电压vdd，源区91接读电压，其它保持零电位以实现读；分栅快闪存储单元进行写时，字线栅100接电源电压vdd，源区91接写电压，源线层和擦除栅41接正电压以实现写。
52.在本实施例中，浮栅31通过上方的擦除栅41进行擦除，在擦除时擦除栅41接高压，通过从浮栅31到擦除栅41的电子隧穿进行擦除；通过源线层将源区91引出，在后续进行互连工艺时，不需要形成贯穿擦除栅41的源极电连接件，源极电连接件直接与源线层电性连接即可，一方面是能够降低源极接触电阻(即降低互连接触电阻)，另一方面源极电连接件和擦除栅电连接件在互连版图上的位置分开，能够简化源极电连接件和擦除栅电连接件的互连工艺，以及简化制备工艺；并且第一部分81覆盖浮栅31的部分顶面，增加了源线层与浮栅31的耦合面积，能够缩小浮栅31的宽度，利于缩小分栅快闪存储单元的面积。
53.在本实施例中，采用多个分栅快闪存储单元构成分栅快闪存储器件，对于多个分栅快闪存储单元如何排列在本说明中不做限制。
54.图2为本实施例提供的分栅快闪存储单元的制备方法的流程图。请参考图2，本实施例提供了一种分栅快闪存储单元的制备方法，包括：
55.步骤s1：提供衬底；以及，
56.步骤s2：形成第一分栅结构和第二分栅结构于衬底上，且均包括由下至上排列的浮栅及擦除栅，擦除栅覆盖浮栅的部分顶面，形成源线层于第一分栅结构和第二分栅结构之间，且包括电性连接的两个第一部分和位于两个第一部分之间的第二部分，每个第一部分覆盖对应的浮栅的剩余顶面并向上延伸至覆盖对应的擦除栅的侧面，且第二部分覆盖衬底，形成源区于第二部分下方的衬底内，且与第二部分电性连接。
57.图3a～3i为本实施例提供的分栅快闪存储单元的制备方法中相应步骤的剖面示意图，下面结合图3a～3i对本实施例提供的分栅快闪存储单元的制备方法进行详细说明。
58.请参考图3a，执行步骤s1：提供衬底10，衬底10的材质包括硅、锗、镓、氮或碳中的一种或多种。
59.执行步骤s2：形成第一分栅结构、第二分栅结构、源线层及源区的步骤包括：
60.请继续参考图3a，在衬底10上依次形成栅氧化层21、浮栅材料层30、隧穿氧化层22、擦除栅材料层40及掩模层50，其中浮栅材料层30和擦除栅材料层40的材质为多晶硅，在本实施例中不对栅氧化层21、浮栅材料层30、隧穿氧化层22、擦除栅材料层40及掩模层50的厚度进行限定，具体厚度示实际情况而定。
61.进而，依次刻蚀掩模层50、擦除栅材料层40、隧穿氧化层22、浮栅材料层21及栅氧化层21以形成显露出衬底10的开口，形成开口的步骤具体包括：
62.请参考图3b，刻蚀掩模层50以形成显露出擦除栅材料层40的第一开口71，并且在第一开口71的侧壁上形成第一子侧墙61。
63.请参考图3c，以第一子侧墙61为掩模刻蚀擦除栅材料层40及隧穿氧化层22以形成显露出浮栅材料层30的第二开口72，并且在第二开口72的内壁上形成第二子侧墙62，第二开口72的内壁包括第二开口72的侧壁和底部，且第二子侧墙62延伸覆盖第一子侧墙61的至少部分表面。
64.请参考图3d，在第二开口72的侧壁的第二子侧墙62上形成第一多晶硅层，第一多晶硅层为第一部分81，且第一部分81覆盖第二开口72的底部的第二子侧墙62的部分表面，以及，第一部分81还可延伸覆盖第一开口71的侧壁的第二子侧墙62及第一子侧墙61的至少部分表面。
65.请参考图3e，以第一部分81为掩模依次刻蚀第二子侧墙62和浮栅材料层30以形成显露出衬底10的第三开口73，第一开口71、第二开口72及第三开口73连通构成开口。在本实施例中，由于存在栅氧化层21，在刻蚀后，优选保留第三开口73底部的栅氧化层21(如图3d)便于后续离子注入时减少对衬底10表面的损伤，也可以同步刻蚀去除第三开口73底部的栅氧化层21以显露出衬底10的表面。进而，对第三开口73底部的衬底10进行离子注入以在第三开口73底部的衬底10中形成源区91。
66.进一步地，请参考图3f，若在形成第三开口73后保留了第三开口73底部的栅氧化层21(如图3d)，则先刻蚀去除第三开口73底部的栅氧化层21(图3f中已不存在第三开口73底部的栅氧化层21)，以使第三开口73延伸至衬底10的表面。进而，在第三开口73的侧壁形成第三子侧墙63，且第三子侧墙63可延伸覆盖第二子侧墙62靠近第三开口73的侧面，第一子侧墙61、第二子侧墙62和第三子侧墙63构成第一侧墙。
67.请参考图3g，在形成开口后，在开口中填充形成第二多晶硅层，第二多晶硅层为第
二部分82，第一部分81和第二部分82构成源线层，即在第一开口71、第二开口72及第三开口73中填充形成源线层，源区91位于第二部分82下方的衬底10内，源区91与第二部分82直接接触以使源区91与第二部分82电性连接，即源区91与源线层电性连接；在后续工艺中在源线层的表面上形成金属硅化物层，有利于降低接触电阻。
68.请继续参考图3g和参考图3h，刻蚀去除掩模层50及掩模层50正下方的擦除栅材料层41、隧穿氧化层22、浮栅材料层30和栅氧化层21，刻蚀停留在衬底10的表面；在刻蚀后，开口每侧剩余的浮栅材料层30分别作为一个浮栅31，开口每侧剩余的擦除栅材料层41分别作为一个擦除栅41。
69.请参考图3i，形成浮栅31和擦除栅41之后，还包括：在每个擦除栅41及浮栅31远离源线层的一侧上形成第二侧墙64，且第二侧墙64覆盖隧穿氧化层22和栅氧化层21远离源线层90的侧面及第一子侧墙61远离源线层的至少部分侧面；在每个第二侧墙64的部分表面上形成字线氧化层23，且字线氧化层23覆盖衬底10的部分表面；以及，在每个第二侧墙64的剩余表面上形成字线栅100，字线栅100位于字线氧化层23上，且可延伸覆盖第一子侧墙61远离源线层的部分侧面。
70.进一步地，请继续参考图3i，在形成字线栅100之后，还包括：对每个字线栅100的外侧的衬底10进行离子注入以在衬底10中形成两个漏区92。在形成漏区92之前或之后，在每个字线栅100的表面上形成第三侧墙(图中未示出)。
71.进一步地，在形成漏区92后，形成钝化层(图中未示出)覆盖第一分栅结构t1、第二分栅结构t2、源线层及衬底10，形成源极电连接件(图中未示出)贯穿钝化层与源线层电性连接，形成擦除栅电连接件(图中未示出)贯穿钝化层及第一子侧墙61与擦除栅41电性连接，此外还形成浮栅电连接件、字线栅电连接件及漏区电连接件(图中均未示出)分别与浮栅31、字线栅100及漏区92电性连接。
72.在本实施例中，浮栅31通过上方的擦除栅41进行擦除，在擦除时擦除栅41接高压，通过从浮栅31到擦除栅41的电子隧穿进行擦除；通过源线层将源区91引出，在后续进行互连工艺时，不需要形成贯穿擦除栅41的源极电连接件，源极电连接件直接与源线层电性连接即可，一方面是能够降低源极接触电阻(即降低互连接触电阻)，另一方面源极电连接件和擦除栅电连接件在互连版图上的位置分开，能够简化源极电连接件和擦除栅电连接件的互连工艺，以及简化制备工艺；并且第一部分81覆盖浮栅31的部分顶面，增加了源线层与浮栅31的耦合面积，能够缩小浮栅31的宽度，利于缩小分栅快闪存储单元的面积。
73.综上，在本发明提供的分栅快闪存储单元及其制备方法中，第一分栅结构和第二分栅结构位于衬底上，且均包括由下至上排列的浮栅及擦除栅，擦除栅覆盖浮栅的部分顶面；源线层位于第一分栅结构和第二分栅结构之间，且包括电性连接的两个第一部分和位于两个第一部分之间的第二部分，每个第一部分覆盖对应的浮栅的剩余顶面并向上延伸至覆盖对应的擦除栅的侧面，且第二部分覆盖衬底；源区位于第二部分下方的衬底内，且与第二部分电性连接。本发明中通过浮栅上方的擦除栅进行擦除，源区与源线层电性连接，在后续进行互连工艺时，通过源线层将源区引出，可以降低源极接触电阻(即互连接触电阻)，简化互连工艺及制备工艺；并且第一部分覆盖浮栅的部分顶面，增加了源线层与浮栅的耦合面积，能够缩小浮栅的宽度，利于缩小分栅快闪存储单元的面积。
74.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属
技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。