半导体器件的制造方法与流程

半导体器件的制造方法
1.分案申请
2.本技术是2017年08月10日提交的标题为“通过形成顶部宽且底部窄的伪栅电极来减少金属栅极悬置”、专利申请号为201710680527.7的分案申请。
技术领域
3.本发明实施例总体涉及半导体领域，更具体地，涉及半导体器件的制造方法。


背景技术：

4.半导体集成电路(ic)产业已经经历了快速发展。ic材料和设计中的技术进步已经产生了一代又一代ic，其中，每一代ic都具有比上一代更小和更复杂的电路。然而，这些进步增大了处理和制造ic的复杂程度，并且为了实现这些进步，需要ic处理和制造中的类似发展。在集成电路演化过程中，功能密度(即，每一芯片面积上互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。
5.为了促进半导体器件按比例缩小工艺，可以使用金属栅电极来代替传统的多晶硅电极。金属栅电极的形成可以包括栅极替换工艺，其中去除伪栅电极以在其位置形成开口，并且后续用金属材料填充开口以形成金属栅电极。然而，传统的栅极替换工艺可能在开口中留下悬置部分，这可能阻碍金属材料填充开口。因此，可能在金属栅极中形成空隙，这降低了半导体器件的性能。
6.因此，虽然现有的栅极替换工艺通常已经足够用于它们的预期目的，但是它们还没有在各个方面完全令人满意。


技术实现要素：

7.根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多晶硅层；蚀刻所述多晶硅层以形成伪栅电极，所述伪栅电极包括具有第一横向尺寸的顶部部分和具有第二横向尺寸的底部部分，所述第一横向尺寸大于或等于所述第二横向尺寸；以及用金属栅电极替换所述伪栅电极。
8.根据本发明的另一些实施例，还提供给了一种制造半导体器件的方法，所述方法包括：在衬底上方形成栅极介电层；在所述栅极介电层上方形成伪栅电极层；用包括氟和氯的蚀刻剂蚀刻所述伪栅电极层以形成伪栅电极，其中，所述蚀刻包括随着所述蚀刻更深地进入所述伪栅电极层而增加所述蚀刻剂的氟含量；在所述伪栅电极的侧壁上形成间隔件；在所述伪栅电极的相对两侧上且在所述衬底中形成源极/漏极区；以及用金属栅电极替换所述伪栅电极。
9.根据本发明的又一些实施例，还提供了一种半导体器件，包括：高k栅极介电层，设置在衬底上方；以及金属栅电极，设置在所述高k栅极介电层上方；其中：所述金属栅电极具有顶部部分和底部部分，所述底部部分比所述顶部部分更靠近所述高k栅极介电层；所述顶部部分具有第一横向尺寸；所述底部部分具有第二横向尺寸；以及所述第一横向尺寸不小
于所述第二横向尺寸。
附图说明
10.当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
11.图1是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
12.图2是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
13.图2a是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
14.图3是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
15.图4是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
16.图5是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
17.图6是根据本发明的各个实施例的处于制造阶段的半导体器件的示意性截面侧视图。
18.图7示出根据本发明的各个实施例的制造的伪栅电极的几个合适的截面轮廓。
19.图8是根据本发明的实施例的用于制造半导体器件的方法的流程图。
具体实施方式
20.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
21.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
22.随着半导体制造技术的进步，近年来已经使用金属栅极晶体管来增强ic的性能。金属栅极晶体管使用金属栅电极而不是传统的多晶硅栅电极。金属栅极晶体管的制造工艺可以包括栅极替换工艺，其中在形成源极/漏极区之后，由金属栅电极替换多晶硅伪栅电
极。然而，由于半导体器件的按比例缩小，临界尺寸(例如，栅极的宽度)变得越来越小，而纵横比(例如，栅极的高度和栅极的宽度之间的比率)可以增加。栅极的小cd和高纵横比可能导致用金属栅电极替换多晶硅伪栅电极的问题或困难。例如，小cd和高纵横比可能导致“悬置”情况，其中部分地阻挡开口(通过去除伪多晶硅栅电极形成)。这可能导致在后续形成在开口中的金属栅电极中产生空隙。金属栅电极中的空隙降低了晶体管器件的性能(例如，过大的电阻率)，这是不期望的。
23.为了克服上述问题，本发明在伪栅电极的形成中使用新的蚀刻工艺。新的蚀刻工艺改变伪栅电极的轮廓/形状，从而使得伪栅电极的顶部部分宽于(或至少不窄于)伪栅电极的底部部分。这与传统制造的伪栅电极形成鲜明对比，其中伪栅电极的顶部比伪栅电极的底部窄。基于下面的讨论将变得更加明显，伪栅电极的独特轮廓将导致开口(通过它们的去除而形成)在后续的工艺中更容易由金属材料填充，这导致基本无空隙的金属栅电极。下面参考图1至图8讨论本发明的细节。
24.图1至图6是在各个制造阶段期间半导体器件35的简化的示意性局部截面侧视图。半导体器件35可以是集成电路(ic)芯片的部分，片上系统(soc)或其部分。其可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、横向扩散mos(ldmos)晶体管、高功率mos晶体管或其他类型的晶体管。应当理解，为了更好地理解本发明的发明构思，已经简化了图1至图6。因此，应当注意，可以在图1至图6所示的工艺之前、期间和之后提供额外的工艺以完成半导体器件35的制造，并且本文中可以仅简要描述一些其他工艺。
25.参考图1，半导体器件35具有衬底40。衬底40是掺杂有诸如硼的p型掺杂剂(例如，p型衬底)的硅衬底。可选地，衬底40可以是其他合适的半导体材料。例如，衬底40可以是掺杂有诸如磷或砷的n型掺杂剂的硅衬底(n型衬底)。衬底40可以可选地由诸如金刚石或锗的一些其他合适的元素半导体；诸如碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合适的合金半导体制成。此外，衬底40可以包括外延层(epi层)，可以被应变以用于性能增强，并且可以包括绝缘体上硅(soi)结构。
26.仍然参考图1，在衬底40中形成浅沟槽隔离(sti)部件45。通过在衬底45中蚀刻凹槽(或沟槽)并用介电材料填充凹槽来形成sti部件45。在本实施例中，浅沟槽隔离部件45的介电材料包括氧化硅。在可选实施例中，sti部件45的介电材料可以包括氮化硅、氮氧化硅、氟掺杂的硅酸盐(fsg)和/或本领域已知的低k介电材料。在其他实施例中，可以形成深沟槽隔离(dti)部件来代替sti部件45或与sti部件45组合形成。
27.可以任选地在衬底40上方地形成界面层。界面层可以通过原子层沉积(ald)工艺形成，并且包括氧化硅(sio2)。
28.在衬底40的上表面上方(或者如果形成界面层，则在界面层上方)形成栅极介电层60。在一些实施例中，可以通过ald工艺形成栅极介电层60。在一些实施例中，栅极介电层60包括高k介电材料。高k介电材料是具有大于sio2的介电常数(为约4)的介电常数的材料。在实施例中，栅极介电层60包括氧化铪(hfo2)，其具有在从约18至约40的范围内的介电常数。在可选实施例中，栅极介电层60可以包括zro2、y2o3、la2o5、gd2o5、tio2、ta2o5、hfero、hflao、hfyo、hfgdo、hfalo、hfzro、hftio、hftao和srtio中的一个。
29.在栅极介电层60上方形成覆盖层70。覆盖层70的形成包括一个或多个沉积和图案
化工艺。在一些实施例中，覆盖层70包括氧化镧材料(lao
x
，其中x是整数)，但是应当理解，覆盖层可以包括其他合适的材料(例如，诸如lao
x
、gdo
x
、dyo
x
、或ero
x
的稀土氧化物)。在一些实施例中，可以选择覆盖层的材料，从而使得其可以帮助调整晶体管栅极(稍后形成)的功函数，使得可以实现用于晶体管的期望的阈值电压。应当理解，在该制造阶段，在nmos晶体管区和pmos晶体管区两者上方均形成栅极介电层60和覆盖层70。在一些实施例中，覆盖层的厚度在从约5埃到约20埃的范围内。
30.在覆盖层70上方形成多晶硅层80。稍后将图案化多晶硅层80以形成伪栅电极。在多晶硅层80上方形成图案化的硬掩模层90。在一些实施例中，图案化的硬掩模层90包括具有不同材料组成的多个层。例如，图案化的硬掩模层90可以包括形成在多晶硅层80上方的氮化硅层，并且其还可以包括形成在氮化硅层上方的氧化硅层。可以通过光刻工艺将图案化的硬掩模层90图案化成多个区段，诸如区段90a和90b。
31.现在参考图2，图案化的硬掩模层90的区段90a和90b可以用作掩模以限定晶体管的栅极结构。更详细地，实施蚀刻工艺100以蚀刻多晶硅层80。图案化的硬掩模层90的区段90a和90b在蚀刻工艺100中用作蚀刻掩模，以保护下面的层(包括多晶硅层80、覆盖层70和栅极介电层60)的部分不被蚀刻。
32.蚀刻工艺100形成由开口130分开的栅极结构120a和120b，其中栅极结构120a包括区段90a、多晶硅层的剩余部分80a、覆盖层的剩余部分70a、以及栅极介电层的剩余部分60a，并且栅极结构120b包括区段90b、多晶硅层的剩余部分80b，覆盖层的剩余部分70b和栅极介电层的剩余部分60b。应当理解，多晶硅层的剩余部分80a和80b在此用作伪栅电极，并且将在稍后的伪栅极替换工艺中被去除。
33.根据本发明的实施例，蚀刻工艺100配置为形成其侧壁轮廓向内倾斜的伪栅电极80a-80b。例如，伪栅电极80a(或80b)在靠近其上表面处具有横向尺寸140和在靠近其底面处具有横向尺寸141。横向尺寸140大于或等于(或不小于)横向尺寸141。在一些实施例中，横向尺寸140比横向尺寸141大至少5％，例如约5％-20％，因此，图2所示的伪栅电极80a和80b均具有松散地(loosely)类似于倒转或倒置梯形的截面轮廓/形状，但是应当理解，在现实世界的制造中，伪栅电极80a-80b的侧壁表面可以不像如图2所示的一样直或光滑，因为图2仅提供简化的图示。
34.通过配置蚀刻工艺100的横向蚀刻特性来获得伪栅电极80a-80b的这种倒置的梯形形状。例如，蚀刻工艺100可以配置为随着蚀刻进行得更深(即，更靠近衬底40)而具有越来越强的横向蚀刻特性。在一些实施例中，蚀刻工艺100包括多个蚀刻步骤，其中每个蚀刻步骤具有相关联的横向蚀刻速率，并且每个后续蚀刻步骤具有比先前蚀刻步骤更大的横向蚀刻速率。
35.蚀刻工艺(或其中包括的各个蚀刻步骤)可以包括在蚀刻室内同时施加高电负性蚀刻剂和氯蚀刻剂，具有经历蚀刻工艺100的晶圆置于蚀刻室中。在一些实施例中，氯蚀刻剂可以包括具有在约30标准立方厘米每分(sccm)和约36sccm之间的范围内的流速的cl2气体或等离子体，并且高电负性蚀刻剂可以包括具有在约80sccm至约120sccm之间的范围内的流速的含氟气体或等离子体。作为非限制性实例，含氟气体或等离子体可包括诸如c
xfy
(其中x和y是正整数，例如cf4或c2f6)、chf3、hbr或nf3的富含氟的材料。蚀刻机理如下：
36.·
含氟蚀刻剂与表面氧化物(例如，当它们被蚀刻时形成在伪栅电极80a-80b的侧
壁上)反应以产生含硅和含氧气体，该气体可以通过净化机制从蚀刻室去除。例如，使用cf4作为蚀刻剂，表面氧化物可以根据以下化学式与cf4反应：sio2+cf4＝》sif4+co2，其中sif4+co2是可以从蚀刻室去除的气体。
37.·
含氯蚀刻剂与伪栅电极80a-80b的多晶硅材料反应，以形成可以通过净化机制从蚀刻室去除的另一气体(例如，sicl
x
，其中x是正整数)。
38.含氟蚀刻剂的流速可以与蚀刻工艺100的横向蚀刻特性相关。例如，增加含氟蚀刻剂的流速增强了蚀刻工艺100的横向蚀刻速率。因此，为了实现伪栅电极80a-80b的期望的顶部宽且底部窄的轮廓，蚀刻工艺100可以配置为使得随着多晶硅层80的越来越深的部分被蚀刻而增加氟含量(例如，通过增加含氟的蚀刻剂的流速)。例如，在对伪栅电极80a/80b的顶部实施蚀刻的第一蚀刻步骤中，含氟蚀刻剂的流速可以配置为x sccm。在对伪栅电极80a/80b的中间部分实施蚀刻的第二蚀刻步骤中，含氟蚀刻剂的流速可以配置为y sccm。在对伪栅电极80a/80b的底部实施蚀刻的第三蚀刻步骤中，含氟蚀刻剂的流速可以配置为z sccm。z大于y，并且y大于x，并且x不小于80sccm。当然，三个蚀刻步骤仅仅是实例，并且蚀刻工艺100可以配置为在其他实施例中具有两个蚀刻步骤或四个或更多蚀刻步骤，只要蚀刻剂中的氟含量随着每个蚀刻步骤而增加。
39.由于本文使用的蚀刻剂富含氟含量，在完成蚀刻工艺100之后，氟颗粒150可保留在衬底40、sti部件45的表面上或甚至在栅极结构120a-120b的侧面上。由于蚀刻工艺100中的高氟含量，在实施各个清洁工艺之后，可能仍然保留这些氟颗粒。换言之，氟颗粒150的去除可能不完全，并且可能在实际制造的半导体器件中发现它们的一些痕迹。可以由特定的半导体制造检查工具检测氟颗粒150的存在。氟的残余物可以是蚀刻工艺的证据，该蚀刻工艺类似于根据本发明的用于制造半导体器件的蚀刻工艺100。
40.在一些实施例中，钝化气体还可以与蚀刻剂一起施加以促进形成具有顶部宽且底部窄的轮廓的伪栅电极80a-80b。随着蚀刻工艺100的发生，钝化气体在多晶硅层80的暴露表面上形成钝化材料。钝化材料有助于防止多晶硅材料的进一步蚀刻。这种情况的简化实例如图2a所示。参考图2a，随着蚀刻多晶硅层80的顶部，钝化气体在伪栅电极80a-80b的靠近顶部的侧壁上形成钝化材料170a-170b。这将允许蚀刻工艺100向下进行并且继续横向蚀刻多晶硅层80的下部，而不进一步横向蚀刻顶部处的伪栅电极80a-80b，因为它们被钝化材料170a-170b保护。
41.还应注意，由于伪栅电极80a-80b具有顶部宽且底部窄的轮廓，所以分离伪栅电极80a-80b的开口130具有顶部窄且底部宽的轮廓。
42.现在参考图3，在栅极结构120a-120b的侧壁上形成栅极间隔件190a-190b。栅极间隔件190a-190a包括介电材料。在一些实施例中，栅极间隔件190a-190b包括氮化硅。在可选实施例中，栅极间隔件190a-190b可包括氧化硅、碳化硅、氮氧化硅或它们的组合。
43.此后，分别在衬底40的nmos和pmos部分中形成重掺杂的源极和漏极区200a和200b(还称为s/d区)。可以通过离子注入工艺或通过扩散工艺形成s/d区200a-200b。可以使用诸如磷或砷的n型掺杂剂来形成nmos s/d区200b，并且可以使用诸如硼的p型掺杂剂来形成pmos s/d区200a。如图3所示，s/d区200a-200b分别与栅极间隔件190a-190b的外边界对准。由于不需要光刻工艺来限定s/d区200a-200b的区域或边界，因此可以说s/d区200a-200b以“自对准”方式形成。对半导体器件35实施一个或多个退火工艺以激活s/d区200a-200b。还
应理解，在一些实施例中，在形成栅极间隔件190a-190b之前，可以在衬底40的nmos和pmos区域中形成轻掺杂的源极/漏极(ldd)区。为了简化，本文中没有特别示出ldd区。
44.现在参考图4，在衬底40和栅极结构220上方形成层间(或层级间)介电(ild)层220。可以通过化学汽相沉积(cvd)、高密度等离子体cvd、旋涂、溅射或其他合适的方法形成ild层220。例如，ild层220填充开口130。在实施例中，ild层220包括氧化硅。在其他实施例中，ild层220可以包括氮氧化硅、氮化硅或低k材料。可以对ild层220实施抛光工艺(例如化学机械抛光(cmp)工艺)以平坦化ild层220。实施抛光直到暴露栅极结构120a-120b的伪栅电极80a的顶面。还通过抛光工艺去除硬掩模90a-90b。
45.仍参考图4，在形成ild层200和后续平坦化之后，实施蚀刻工艺260以去除伪栅电极80a-80b。在一些实施例中，蚀刻工艺260可以包括干蚀刻工艺。在所示实施例中，通过蚀刻工艺260不去除栅极介电层60a-60b和覆盖层70a-70b。作为蚀刻工艺260的结果，形成沟槽或开口270a-270b。由于伪栅电极80a-80b形成为具有顶部较宽且底部较窄(例如，尺寸140》＝尺寸141)的轮廓，所以沟槽270a-270b也继承此轮廓，这意味着沟槽还可以具有顶部处较宽的横向尺寸140并且底部较窄的尺寸141。沟槽270a-270b的这种特定配置的形状/轮廓使得它们更容易填充，即使沟槽270a-270具有小的cd和高的纵横比。
46.现在参考图5，实施多个金属沉积工艺280以沉积金属层290和金属层291。在ild层220、间隔件190a-190b、覆盖层70a-70b的暴露表面上方形成金属层290，并且部分地填充沟槽270a-270b。在金属层290上方形成金属层291。在一些实施例中，金属层290包括功函数金属，其帮助调整mos晶体管的功函数，从而使得可以实现用于mos晶体管的期望的阈值电压。在一些实施例中，功函数金属可以包括p型功函数金属，作为实例，p型功函数金属可以包括钨(w)、氮化钨(wn)或钨铝(wal)。在一些实施例中，功函数金属可以包括n型功函数金属，作为实例，n型功函数金属可以包含氮化钛(tin)。
47.在一些实施例中，金属层291包括用作栅电极的主要导电部分的填充金属。在一些实施例中，填充金属层包括钨(w)、铝(al)、钛(ti)、铜(cu)或它们的组合。在其他实施例中，阻挡层可以形成在填充金属层和功函数金属之间，以便减少功函数金属和填充金属之间的扩散。阻挡层可以包括tin或tan。此外，可以在阻挡层和填充金属层之间可选地形成润湿层(例如，含有ti)，以增强填充金属层的形成。
48.现在参考图6，实施平坦化工艺300以抛光金属层291和290，直到金属层291和290的上表面与ild层220的上表面大致共面。在一些实施例中，平坦化工艺300包括cmp工艺。在实施平坦化工艺300之后，填充沟槽270a的金属层的剩余部分290a和291a共同构成用于pmos的金属栅电极，并且填充沟槽270b的金属层的剩余部分290b和291b共同构成用于nmos的金属栅电极。
49.由于上述原因，沟槽270a-270b的轮廓允许金属层290-291容易地填充沟槽270a-270b而没有间隙或空隙。相比之下，在传统的栅极替换工艺中，存在于开口(即，通过去除伪栅电极形成的开口)的上部附近的悬置(overhangs)可能阻碍金属栅极的形成。作为传统制造的结果形成悬置，这是由于蚀刻的伪栅电极具有顶部比底部窄的锥形形状。因此，所得到的沟槽顶部较窄且底部较宽，从而产生悬置。悬置可能在填充沟槽的金属层中造成困难，从而导致金属电极内的空隙/间隙。通过本发明克服了这个问题，因为上面参考图2讨论的蚀刻工艺100特别地配置为(例如，通过随着蚀刻变深而增加横向蚀刻速率)形成顶部较宽且
底部较窄的伪栅电极80a-80b，从而允许容易地填充沟槽270a-270b，而在形成的金属电极中没有大量的空隙或间隙。因此，提高了半导体性能。
50.应当理解，尽管图2-图6示出用于蚀刻的伪栅电极80a-80b(并且因此与用于替换伪栅电极的金属栅电极具有相同的轮廓)的近似倒梯形轮廓(即，松散地类似于倒置梯形)，该特定轮廓/形状不是必需的，而是可以在不同的实施例中改变。例如，图7示出用于伪栅电极80a-80b(并且因此金属栅电极)的几个其他合适的截面轮廓/形状400-405。轮廓400的形状类似于矩形，其中其顶部处的横向尺寸和在其底部处的横向尺寸彼此类似。轮廓401被成形为具有侧表面，每个侧表面包括凹形区段和凸形区段。轮廓402被成形为具有更弯曲或圆形的侧壁表面。轮廓403的形状类似于两个组合的矩形，其中上面的矩形比底部的矩形宽。轮廓404的形状类似于三个组合的矩形，其中上面的矩形比中间的矩形宽，该中间的矩形比底部的矩形宽。轮廓405类似于两个组合的倒置梯形，其中顶部梯形比底部梯形宽。
51.对于所有轮廓400-405，它们具有共同的因素，即顶部处的横向尺寸大于或等于底部处的横向尺寸。此外，这配置允许容易地填充以形成无空隙的金属栅电极。可以通过调整上述蚀刻工艺100的工艺配方或工艺参数来实现如图7所示的这些轮廓或形状400-405。实际上，根据本发明的各个方面，还可以获得其他合适的轮廓/形状(这里未示出)，从而用于伪栅电极(以及因此金属栅电极)。
52.上面讨论的栅极替换工艺涉及“后栅极”工艺，其中形成高k栅极电介质，并且形成伪栅电极，然后由金属栅电极替换。然而，应当理解，本发明的各个方面还可以应用于“后高k”栅极替换工艺。在“后高k”栅极替换工艺中，首先形成伪栅极电介质(例如，氧化硅)，而不是形成高k栅极电介质，并且在伪栅极电介质上形成伪栅电极(例如。多晶硅)。在形成源极/漏极区之后，用高k栅极电介质替换伪栅极电介质，并且用金属栅电极替换伪栅电极。无论如何，上述蚀刻工艺仍然适用于形成伪栅电极和伪栅极电介质以具有顶部比底部宽的轮廓，以便促进利用高k电介质和金属栅电极填充开口。此外，应当理解，本发明的各个方面可以应用于“2维”平面器件或“3维”finfet器件。
53.还应当理解，可以实施额外的工艺以完成半导体器件35的制造。例如，这些额外的工艺可以包括形成用于栅极结构的接触孔，形成互连结构(例如，提供至包括形成的金属栅极的器件的电互连的线和通孔、金属层和层间电介质)、沉积钝化层、封装、测试等。为了简单起见，这里不描述这些额外的工艺。还应当理解，根据设计需要和制造要求，可以组合用于上述各个实施例的一些制造工艺。
54.图8是根据本发明的各个方面的用于制造半导体器件的方法600的流程图。方法600包括在衬底上方形成高k栅极介电层的步骤610。
55.方法600包括在高k栅极介电层上方形成多晶硅层的步骤620。
56.方法600包括蚀刻多晶硅层以形成具有第一横向尺寸的顶部部分和第二横向尺寸的底部部分的伪栅电极的步骤630。第二横向尺寸大于或等于第一横向尺寸。
57.方法600包括用金属栅电极替换伪栅电极的步骤640。
58.在一些实施例中，当以第一横向蚀刻速率实施蚀刻时形成伪栅电极的顶部，并且当以大于第一横向蚀刻速率的第二横向蚀刻速率实施蚀刻时形成伪栅电极的底部。
59.在一些实施例中，蚀刻包括使用含氟蚀刻剂，并且其中通过随着蚀刻更深地进入多晶硅层而增加蚀刻剂的氟含量来实施蚀刻。在一些实施例中，增加氟含量包括增加含氟
蚀刻剂的流速。在一些实施例中，在整个蚀刻工艺中，流速不小于80标准立方厘米每分钟(sccm)。在一些实施例中，流速在从约80sccm和约120sccm的范围内。在一些实施例中，蚀刻包括与含氟蚀刻剂同时施加含氯蚀刻剂。
60.在一些实施例中，蚀刻包括当蚀刻伪栅电极的顶部时施加钝化气体。
61.在一些实施例中，实施蚀刻使得伪栅电极具有类似于倒置梯形的截面轮廓。
62.在一些实施例中，第一横向尺寸比第二横向尺寸大至少20％。
63.应当理解，可以在上文中讨论的步骤610-640之前、期间或之后实施额外的工艺步骤，以完成半导体器件的制造。例如，在替换伪栅电极之前，方法600可以包括在伪栅电极的侧壁上形成间隔件的步骤，在伪栅电极的相对侧上且在衬底中形成源极/漏极区，以及在衬底上方形成层间电介质(ild)。为了简化，本文中不讨论其他工艺步骤。
64.基于上文中所讨论的，可以看出，本发明提供了优于形成导轨结构的传统系统和方法的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有的优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是减少或消除了困扰现有栅极替换工艺的悬置问题。通过仔细地配置蚀刻工艺，所得的伪栅电极形成为具有顶部较宽且底部较窄的轮廓。一旦去除伪栅电极，在去除的伪栅电极处形成的沟槽还继承了这种顶部宽且底部窄的轮廓。该轮廓使得沟槽易于用金属材料填充，该金属材料用于形成金属栅电极。因此，所形成的金属栅电极基本无空隙或无间隙，因此具有比传统形成的金属栅极更好的性能。
65.本发明的一个方面包括一种制造半导体器件的方法。在衬底上方形成多晶硅层。蚀刻多晶硅层以形成具有第一横向尺寸的顶部部分和第二横向尺寸的底部部分的伪栅电极。第一横向尺寸大于或等于第二横向尺寸。用金属栅电极替换栅电极。
66.本发明的另一方面涉及一种制造半导体器件的方法。在衬底上方形成栅极介电层。在栅极介电层上方形成伪栅电极层。用含氟和氯的蚀刻剂蚀刻伪栅电极层以形成伪栅电极。该蚀刻包括随着蚀刻进入伪栅电极层更深而增加蚀刻剂的氟含量。在伪栅电极的侧壁上形成间隔件。可以在伪栅电极的相对侧上且在衬底中形成源极/漏极区。用金属栅电极替换栅电极。
67.本发明的另一方面涉及一种半导体器件。该半导体器件包括设置在衬底上方的高k栅极介电层。该半导体器件包括设置在高k栅极介电层上方的金属栅电极。金属栅电极具有顶部部分和底部部分。底部部分比顶部部分更靠近高k栅极介电层。顶部部分具有第一横向尺寸。底部部分具有第二横向尺寸。第一横向尺寸不小于第二横向尺寸。
68.根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多晶硅层；蚀刻所述多晶硅层以形成伪栅电极，所述伪栅电极包括具有第一横向尺寸的顶部部分和具有第二横向尺寸的底部部分，所述第一横向尺寸大于或等于所述第二横向尺寸；以及用金属栅电极替换所述伪栅电极。
69.在上述方法中，还包括：在形成所述多晶硅层之前，在所述衬底上方形成高k栅极介电层，其中，在所述高k栅极介电层上方形成所述多晶硅层。
70.在上述方法中，在替换所述伪栅电极之前，还包括：在所述伪栅电极的侧壁上形成间隔件；在所述伪栅电极的相对两侧上且在所述衬底中形成源极/漏极区；以及在所述衬底上方形成层间电介质(ild)。
71.在上述方法中，当以第一横向蚀刻速率实施所述蚀刻时，形成所述伪栅电极的所述顶部部分；以及当以第二横向蚀刻速率实施所述蚀刻时，形成所述伪栅电极的所述底部部分，其中，所述第二横向蚀刻速率大于所述第一横向蚀刻速率。
72.在上述方法中，所述蚀刻包括使用含氟蚀刻剂，并且其中，通过随着蚀刻进入所述多晶硅层更深而增加所述蚀刻剂的氟含量来实施所述蚀刻。
73.在上述方法中，增加所述氟含量包括增加所述含氟蚀刻剂的流速。
74.在上述方法中，所述流速在80sccm和120sccm之间的范围内。
75.在上述方法中，所述蚀刻包括与所述含氟蚀刻剂同时施加含氯蚀刻剂。
76.在上述方法中，所述蚀刻包括当蚀刻所述伪栅电极的所述顶部部分时施加钝化气体。
77.在上述方法中，实施所述蚀刻，从而使得所述伪栅电极具有类似于倒置梯形的截面轮廓。
78.在上述方法中，所述第一横向尺寸比所述第二横向尺寸大至少20％。
79.根据本发明的另一些实施例，还提供给了一种制造半导体器件的方法，所述方法包括：在衬底上方形成栅极介电层；在所述栅极介电层上方形成伪栅电极层；用包括氟和氯的蚀刻剂蚀刻所述伪栅电极层以形成伪栅电极，其中，所述蚀刻包括随着所述蚀刻更深地进入所述伪栅电极层而增加所述蚀刻剂的氟含量；在所述伪栅电极的侧壁上形成间隔件；在所述伪栅电极的相对两侧上且在所述衬底中形成源极/漏极区；以及用金属栅电极替换所述伪栅电极。
80.在上述方法中，实施增加所述氟含量，使得所述伪栅电极的顶部部分比所述伪栅电极的底部部分宽。
81.在上述方法中，实施所述蚀刻使得所述伪栅电极具有类似于倒置梯形的截面轮廓。
82.在上述方法中，所述蚀刻剂包括含氟蚀刻剂和含氯蚀刻剂；以及增加所述氟含量包括增加所述含氟蚀刻剂的流速。
83.在上述方法中，所述蚀刻还包括当形成所述伪栅电极的顶部部分时施加钝化气体。
84.根据本发明的又一些实施例，还提供了一种半导体器件，包括：高k栅极介电层，设置在衬底上方；以及金属栅电极，设置在所述高k栅极介电层上方；其中：所述金属栅电极具有顶部部分和底部部分，所述底部部分比所述顶部部分更靠近所述高k栅极介电层；所述顶部部分具有第一横向尺寸；所述底部部分具有第二横向尺寸；以及所述第一横向尺寸不小于所述第二横向尺寸。
85.在上述半导体器件中，还包括设置在所述衬底的上表面上的氟颗粒。
86.在上述半导体器件中，所述金属电极具有类似于倒置梯形的截面轮廓。
87.在上述半导体器件中，所述第一横向尺寸比所述第二横向尺寸大至少20％。
88.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的
精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。