深沟槽MOSFET终端结构及其制作方法与流程

深沟槽mosfet终端结构及其制作方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种深沟槽mosfet终端结构及其制作方法。


背景技术：

2.功率半导体器件的设计中，终端保护区设计非常重要。好的终端设计中，器件击穿点应落在有源区，而不是终端保护区。出于器件性能考量，深沟槽器件在功率半导体器件中占有比率越来越大。但由于电场分布原因，传统终端设计难以取得好的效果。
3.深沟槽器件终端设计中采取不同形式的深沟道场限环或是深注入终端结已起到保护有源区的作用。然而，现有场限环或者终端结的效能有限，对器件参数波动的敏感度也偏高；由于工艺波动，可能设计的终端保护击穿是应该高于有源区的，结果却低于有源区，对器件的可靠性造成影响；或者为了确保效能，要牺牲面积(从而牺牲器件性能)来达到较好的终端保护。


技术实现要素：

4.本发明提供了一种深沟槽mosfet终端结构及其制作方法，以在减小终端面积的同时提高终端效能，从而提高器件可靠性。
5.第一方面，本发明实施例提供的深沟槽mosfet终端结构包括：
6.衬底和外延层，所述外延层位于所述衬底的一侧，所述外延层远离所述衬底的一侧包括多个沟槽，沿mosfet终端结构远离mosfet有源区的方向所述多个沟槽依次排列；
7.氧化层和多晶硅层，所述氧化层位于所述沟槽内，所述多晶硅层内嵌于所述氧化层中，所述氧化层暴露所述多晶硅层远离所述衬底的表面；
8.体区，所述体区形成于所述外延层远离所述衬底的一端中，所述体区位于所述沟槽的两侧；
9.漏极金属，所述漏极金属位于所述衬底远离所述外延层的一侧；
10.多个场限环，所述场限环与所述沟槽一一对应，所述场限环位于对应的所述沟槽的底部的所述外延层内；其中，沿mosfet终端结构远离mosfet有源区的方向，所述多个沟槽的沟槽深度呈减小趋势。
11.可选的，所述外延层远离所述衬底的一侧包括至少两个所述沟槽；沿mosfet终端结构远离mosfet有源区的方向，所述至少两个沟槽的沟槽深度依次减小。
12.可选的，所述外延层远离所述衬底的一侧包括至少三个所述沟槽；沿mosfet终端结构远离mosfet有源区的方向，前两个所述沟槽的沟槽深度相同，第三个及其之后的所述沟槽的沟槽深度相同，前两个所述沟槽的沟槽深度大于第三个所述沟槽的沟槽深度。
13.可选的，所述源区、所述外延层和所述衬底的掺杂离子的类型相同；所述体区和所述场限环的掺杂离子的类型相同。
14.第二方面，本发明实施例还提供了一种半导体器件，包括：有源区和如上述第一方
面所述的深沟槽mosfet终端结构；所述有源区位于所述半导体器件的中心，所述深沟槽mosfet终端结构作为所述半导体器件的终端保护区，所述终端保护区位于所述有源区的外圈且环绕包围所述有源区。
15.第三方面，本发明实施例还提供了一种深沟槽mosfet终端结构的制作方法，包括：
16.提供衬底，并在所述衬底的一侧形成外延层，以及在所述外延层远离所述衬底的一侧形成多个沟槽，其中，沿mosfet终端结构远离mosfet有源区的方向所述多个沟槽依次排列，并且所述多个沟槽的沟槽深度呈减小趋势；沟槽间距呈等距或增大趋势。
17.在所述沟槽的底部的外延层内形成对应的场限环，所述场限环与所述沟槽一一对应；
18.在所述沟槽内形成氧化层和多晶硅层，所述多晶硅层内嵌于所述氧化层中，所述氧化层暴露所述多晶硅层远离所述衬底的表面；
19.在所述外延层远离所述衬底的一端中形成体区，所述体区位于所述沟槽的两侧；
20.在所述衬底远离所述外延层的一侧形成漏极金属。
21.可选的，在所述外延层远离所述衬底的一侧形成多个沟槽包括：
22.在所述外延层远离所述衬底的一侧形成m个第u-1级基础沟槽，沿mosfet终端结构远离mosfet有源区的方向，所述m个第u-1级基础沟槽依次排列，m≥2，m为正整数；
23.遮挡从后至前的至少一个且至多m-1个所述第u-1级基础沟槽，并将未遮挡的所述第u-1级基础沟槽刻蚀为第u级基础沟槽，所述第u级基础沟槽的沟槽深度大于所述第u-1级基础沟槽的沟槽深度，n≥u≥2，n和u均为正整数，所述第1级基础沟槽至所述第n级基础沟槽构成沿mosfet终端结构远离mosfet有源区的方向依次排列且沟槽深度呈减小趋势的所述多个沟槽。
24.可选的，遮挡从后至前的至少一个且至多m-1个所述第u-1级基础沟槽包括：采用光刻胶将从后至前的至少一个且至多m-1个所述第u-1级基础沟槽进行填充以将其遮挡。
25.可选的，在所述沟槽的底部形成对应的场限环包括：在所述沟槽的底部的外延层内进行对应的掺杂离子的注入，形成对应的场限环，所述体区和所述场限环的掺杂离子的类型相同。
26.本发明实施例的技术方案，通过在外延层远离衬底的一侧，沿mosfet终端结构远离mosfet有源区的方向形成沟槽深度呈减小趋势的多个沟槽，继而在沟槽的底部形成对应的沟槽掩埋式场限环，从而形成高低式深沟道场限环，以此使得在终端具有较小面积时便可保证形成于外延层中的电场的分布更为均匀，从而保护更高的电压，提高了终端效能，进而提高了器件可靠性。
27.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
28.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是本发明实施例提供的一种深沟槽mosfet终端结构的剖面结构示意图；
30.图2-1是图1所示意的深沟槽mosfet终端结构的等势线图；
31.图2-2是现有技术中的一种深沟道半导体器件终端的剖面结构示意图；
32.图3是本发明实施例提供的另一种深沟槽mosfet终端结构的剖面结构示意图；
33.图4是本发明实施例提供的另一种深沟槽mosfet终端结构的剖面结构示意图；
34.图5是本发明实施例提供的一种半导体器件的剖面结构示意图；
35.图6是本发明实施例提供的另一种半导体器件的剖面结构示意图；
36.图7是本发明实施例提供的一种深沟槽mosfet终端结构的制作方法的流程示意图；
37.图8是本发明实施例提供的一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
38.图9是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
39.图10是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
40.图11是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
41.图12是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
42.图13是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图；
43.图14是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图。
具体实施方式
44.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
45.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
46.图1是本发明实施例提供的一种深沟槽mosfet终端结构的剖面结构示意图，图2-1是图1所示意的深沟槽mosfet终端结构的等势线图；结合图1与图2-1，深沟槽mosfet终端结
构包括：衬底10、外延层20、氧化层22、多晶硅层23、体区24、钝化层(passivation layer)30、漏极金属50和多个沟槽掩埋式场限环25(buried guard ring)。衬底10的材质可以但不限于是硅(si)。外延层20位于衬底的一侧，外延层20可包括n型外延层或p型外延层；外延层20远离衬底10的一侧包括多个沟槽21，可以通过光刻工艺及干法刻蚀等形成沟槽21。氧化层22位于沟槽21内，即氧化层22至少位于沟槽21的内侧壁和内底上，氧化层22的材质可以但不限于是二氧化硅(sio2)。多晶硅层内23嵌于氧化层22中，即多晶硅层23与沟槽21的内侧壁及内底之间为氧化层22，多晶硅层23位于氧化层22在沟槽21内所围空间中，氧化层22暴露多晶硅层23远离衬底10的表面，多晶硅层23可以通过化学气相沉积的方法形成。
47.体区24形成于外延层20远离衬底10的一端中，体区24位于沟槽21的两侧，体区24远离衬底10的表面与多晶硅层23远离衬底10的表面齐平，可以通过离子注入的方式形成体区24。钝化层30覆盖外延层20且位于外延层20远离衬底10的一侧。floating ring40位于钝化层30远离衬底10的一侧并与多晶硅层23接触，即floating ring40与多晶硅层23电连接。漏极金属50位于衬底10远离外延层20的一侧。
48.场限环25为势阱区，场限环25与沟槽21一一对应，场限环25位于对应的沟槽21的底部的外延层20内。场限环25和体区24的掺杂离子的类型相同，衬底10、外延层20和钝化层30的掺杂离子的类型相同。
49.在此基础上，如图1中示例性示意的虚拟设置的虚线a0，虚线a0向左-x方向为深沟槽mosfet的有源元胞区(也即有源区，图中未示意出)，虚线a0向右x方向为深沟槽mosfet终端结构，本实施例中设置沿mosfet终端结构远离mosfet有源区的方向(也即-x指向x的方向)，外延层20上的上述多个沟槽21依次排列，且该多个沟槽21的沟槽深度呈减小趋势，沟槽深度为沟槽的沿垂直于衬底10表面方向的深度，从而形成高低式深沟道场限环。此外，-x指向x的方向，沟槽21之间的间距可以等间距也可以依次增大(即相邻的沟槽21间距呈增大趋势)，图1中示例性地示意出了沟槽21之间等间距的情况。
50.对比图2-1与图2-2，图2-2是现有技术中的一种深沟道半导体器件终端的剖面结构示意图，电场线用e0标记；图2-1中由于高低式深沟道场限环的设置，使得在沟槽21的数量较少从而终端的面积较小的情况下(如图2-1中面积b1较大从而终端面积较小)，便可保证外延层20中的电场线e0的走势更平缓、电场的分布更为均匀及电场聚集(field crowding)更小，从而能够保护更高的电压，提高了终端效率，优化了终端性能，有利于器件性能的优化，本发明实施例由此提高了器件可靠性；而在图2-2中电场分布的均匀程度不优且field crowding明显，其必须设置更多数量的沟槽从而终端的面积足够大的情况下，才能达到与图2-1同等的优化效果，如图2-2中面积b2较小从而终端面积较大。
51.本发明实施例提供的高低式深沟道场限环的设置方式有多种，以下示例性地说明，但并不作为对本发明的限定。
52.图3是本发明实施例提供的另一种深沟槽mosfet终端结构的剖面结构示意图，参考图3，在本发明的一种实施方式中，可选的，外延层20远离衬底10的一侧包括至少两个沟槽21；沿mosfet终端结构远离mosfet有源区的方向，至少两个沟槽21的沟槽深度依次减小。
53.具体地，图3中仅设置两个沟槽21和对应的两个场限环25，即可实现高低式深沟道场限环，便能够保证外延层20中的电场线的走势更平缓、电场的分布更为均匀及field crowding更小，在此基础上与图1相比设置的沟槽21的数量更少，可进一步缩减终端面积，
提高器件可靠性。
54.图4是本发明实施例提供的另一种深沟槽mosfet终端结构的剖面结构示意图，参考图4，在本发明的另一种实施方式中，可选的，外延层20远离衬底10的一侧包括至少三个沟槽21；沿mosfet终端结构远离mosfet有源区的方向，前两个沟槽21的沟槽21深度相同，第三个及其之后的沟槽21的沟槽深度相同，前两个沟槽21的沟槽深度大于第三个沟槽21的沟槽深度。
55.具体地，图4中示例性地示意出四个沟槽21(21-1、21-2、21-3及21-4)和对应的四个场限环25，沟槽21-1和沟槽21-2的沟槽深度相同，沟槽21-3和沟槽21-4的沟槽深度相同，沟槽21-3和沟槽21-4的沟槽深度小于沟槽21-1的沟槽深度，也可实现高低式深沟道场限环25，便能够保证外延层20中的电场线的走势更平缓、电场的分布更为均匀及field crowding更小。
56.本发明实施例还提供了一种半导体器件。图5是本发明实施例提供的一种半导体器件的剖面结构示意图，参考图5，半导体器件包括有源区和如上述任意技术方案的深沟槽mosfet终端结构。在半导体器件的俯视平面上，有源区位于半导体器件的中心，深沟槽mosfet终端结构作为半导体器件的终端保护区，终端保护区位于有源区的外圈且环绕包围有源区；而在半导体器件的剖面结构示意图中，如图5所示例性示意的，虚线a0向左为半导体器件的有源区，虚线a0向右为深沟槽mosfet终端结构。
57.此外，图5所示意的有源区包括栅极多晶硅60和源极多晶硅70，栅极多晶硅60位于源极多晶硅70的上方且两者都位于沟道中；图6是本发明实施例提供的另一种半导体器件的剖面结构示意图，图6所示意的有源区也包括栅极多晶硅60和源极多晶硅70，不同的是栅极多晶硅60环绕源极多晶硅70设置。本发明实施例中有源区的设置还可以是其他方式，对此不作具体限定。本发明实施例提供的半导体器件和深沟槽mosfet终端结构两者属于相同的发明构思，能够实现相同的技术效果，重复内容不再赘述。
58.本发明实施例还提供了一种深沟槽mosfet终端结构的制作方法，该方法可用于制作上述任意实施例的深沟槽mosfet终端结构。图7是本发明实施例提供的一种深沟槽mosfet终端结构的制作方法的流程示意图，参考图7，深沟槽mosfet终端结构的制作方法包括：
59.s10、提供衬底，并在衬底的一侧形成外延层，以及在外延层远离衬底的一侧形成多个沟槽，其中，沿mosfet终端结构远离mosfet有源区的方向多个沟槽依次排列，并且多个沟槽的沟槽深度呈减小趋势。
60.示例性地，图8是本发明实施例提供的一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图8所示，沿mosfet终端结构远离mosfet有源区的方向多个沟槽依次排列，并且多个沟槽的沟槽深度呈减小趋势。
61.s11、在沟槽的底部的外延层内形成对应的场限环，场限环与沟槽一一对应。可选的，在沟槽的底部形成对应的场限环包括：在沟槽的底部的外延层内进行对应的掺杂离子的注入，形成对应的场限环，体区和场限环的掺杂离子的类型相同。
62.示例性地，图9是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图9所示，在沟槽21的底部形成与沟槽21一一对应的场限环25。
63.s12、在沟槽内形成氧化层和多晶硅层，多晶硅层内嵌于氧化层中，氧化层暴露多
晶硅层远离衬底的表面。
64.示例性地，图10是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图10所示，在沟槽21内形成氧化层22和多晶硅层23。
65.s13、在外延层远离衬底的一端中形成体区，体区位于沟槽的两侧。
66.示例性地，图11是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图11所示，形成体区24和钝化层30。
67.s14、在衬底远离外延层的一侧形成漏极金属，同时根据实际需要形成源极金属和栅极金属。
68.示例性地，可参考图1，形成floating ring40和漏极金属50。
69.可选的，步骤s10中的在外延层远离衬底的一侧形成多个沟槽包括：
70.s101、在外延层远离衬底的一侧形成m个第u-1级基础沟槽，沿mosfet终端结构远离mosfet有源区的方向，m个第u-1级基础沟槽依次排列，m≥2，m为正整数。
71.示例性地，图12是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图13所示，形成3个第1级基础沟槽211(211-1、211-2及211-3)。
72.s102、遮挡从后至前的至少一个且至多m-1个第u-1级基础沟槽，并将未遮挡的第u-1级基础沟槽刻蚀为第u级基础沟槽，第u级基础沟槽的沟槽深度大于第u-1级基础沟槽的沟槽深度，n≥u≥2，n和u均为正整数，第1级基础沟槽至第n级基础沟槽构成沿mosfet终端结构远离mosfet有源区的方向依次排列且沟槽深度呈减小趋势的多个沟槽。
73.示例性地，图13是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图13所示，将第三个第1级基础沟槽211-3遮挡并将第二个第1级基础沟槽211-2和第一个第1级基础沟槽211-1刻蚀为第2级基础沟槽212，第2级基础沟槽212的沟槽深度大于第1级基础沟槽211的沟槽深度。
74.示例性地，图14是本发明实施例提供的另一种深沟槽mosfet终端结构的制作方法中所涉及的结构示意图，如图14所示，将第二个第2级基础沟槽212-2遮挡并将第一个第2级基础沟槽212-1刻蚀为第3级基础沟槽213-1，第3级基础沟槽213的沟槽深度大于第2级基础沟槽212的沟槽深度，继而将第2级基础沟槽212和第1级基础沟槽211的遮挡去除，便可形成如图8所示意的沿mosfet终端结构远离mosfet有源区的方向依次排列且沟槽深度呈减小趋势的多个沟槽21。
75.可选的，如图13或者图14所示例性示意的，遮挡从后至前的至少一个且至多m-1个第u-1级基础沟槽包括：采用光刻胶80将从后至前的至少一个且至多m-1个第u-1级基础沟槽进行填充以将其遮挡。
76.本发明实施例提供的深沟槽mosfet终端结构的制作方法和深沟槽mosfet终端结构两者属于相同的发明构思，能够实现相同的技术效果，重复内容不再赘述。
77.上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。