低成本封装内功率电感器的制作方法

1.本发明总体上涉及封装集成电路装置的领域。在一个方面，本发明涉及将电感电元件集成到半导体封装中。


背景技术：

2.电子行业不断地努力增加电子装置的功能和性能，同时降低其成本。满足此目标的一个方法是将电感器或电容器等无源元件和有源半导体部件集成到同一封装中。然而，对于常规电感元件(尤其对于环形线圈型电感器)，当电感元件比驱动电感元件的集成电路(ic)大得多时，尺寸和空间要求使得所述电感元件不适合集成在半导体封装内。例如，现有的半导体封装将电感器元件与集成电路并排安装在印刷电路板或基板上，但大的电感器元件的形状因子会将半导体封装的整体尺寸增加到不适合商业应用的成本和/或尺寸限制的程度。当使用具有相对大的形状因子和较差的热性能的预成型电感器时会出现另一缺点，因为所述电感器与ic的集成可进一步增加半导体封装的整体形状因子并降低热性能。已有人试图通过将电感器元件合并到印刷电路板中以使得电感器位于集成电路的上方或下方来解决这些问题，但除了考虑电感器形状因子而增加的封装尺寸要求之外，电感器还可能产生干扰集成电路操作的大磁场。在参考随附图式和详细描述审阅本技术的其余部分之后，常规封装过程和技术的其它限制和缺点对于本领域的技术人员来说将变得显而易见。


技术实现要素：

3.公开了一种微芯片结构，包括：引线框条，其包括处于电路安装区域中的多个引线框垫和从所述电路安装区域侧向移位的平面引线框电感器线圈；
4.包括多个触点引线的第一芯片，其中所述第一芯片在所述电路安装区域中附连到所述引线框条，并且其中所述多个触点引线电连接到所述多个引线框垫以及电连接到所述平面引线框电感器线圈的至少第一末端；以及
5.模制体，其形成于引线框条上方以包封所述第一芯片和所述平面引线框电感器线圈。
6.可选地，所述引线框条包括四边扁平无引线(qfn)引线框。
7.可选地，所述第一芯片包括通过图案化的多个导电凸块或柱附连到所述引线框条的倒装芯片功率集成电路管芯。
8.可选地，还包括覆盖所述平面引线框电感器线圈的铁氧体涂层。
9.可选地，所述平面引线框电感器线圈包括延伸到所述电路安装区域中的第一引线框电感器末端，以及延伸到所述微芯片结构的底部表面的第二引线框电感器末端。
10.可选地，所述平面引线框电感器线圈具有在100到200毫微亨的范围内的总电感值。
11.可选地，所述平面引线框电感器线圈具有在50到500毫微亨的范围内的总电感值。
12.可选地，所述微芯片结构具有约5mm乘7mm的总占据面积。
13.还公开了一种制造微芯片结构的方法，包括：
14.提供引线框条，所述引线框条包括：
15.处于电路安装区域中的多个引线框垫和第一电感器线圈端垫，和
16.从所述电路安装区域侧向移位的平面引线框电感器线圈；
17.在所述电路安装区域中将第一芯片附连到所述引线框条以将所述第一芯片上的多个触点引线电连接到所述多个触点引线和所述第一电感器线圈端垫；以及
18.在所述引线框条上方形成模制体以包封所述第一芯片和所述平面引线框电感器线圈。
19.可选地，提供所述引线框条包括提供四边扁平无引线(qfn)引线框。
20.可选地，附连所述第一芯片包括通过形成图案化的多个导电凸块或柱来将倒装芯片功率集成电路管芯附连到所述引线框条。
21.可选地，还包括在形成所述模制体之前利用铁氧体涂层覆盖所述平面引线框电感器线圈。
22.可选地，提供所述平面引线框电感器线圈包括：
23.平面电感器，其在所述引线框条的平面中形成为具有一个或多个匝；
24.第一引线框电感器末端，其将所述平面电感器的第一端连接到所述电路安装区域中的所述第一电感器线圈端垫；以及
25.第二引线框电感器末端，其将所述平面电感器的第二端连接到所述微芯片结构的底部表面。
26.可选地，所述平面引线框电感器线圈具有在100到200毫微亨的范围内的总电感值。
27.可选地，提供所述引线框条包括提供具有约5mm乘7mm的总占据面积的引线框条。
28.可选地，提供所述引线框条包括蚀刻或冲压具有预定图案的引线框特征的金属条以形成所述平面引线框电感器线圈以及所述多个引线框垫和第一电感器线圈端垫。
29.还提供了一种半导体功率装置封装，包括：
30.引线框，其形成于封装基板层中以限定多个引线框垫、第一电感器线圈端垫、第二电感器线圈端垫和连接在所述第一和第二电感器线圈端垫之间并从所述多个引线框垫侧向移位的平面引线框电感器线圈，其中所述平面引线框电感器线圈和多个引线框垫暴露于所述封装基板层的第一表面上；
31.图案化的多个导电凸块或柱，其形成于所述封装基板层的所述第一表面上，与所述多个引线框垫和第一电感器线圈端垫接触；
32.倒装芯片集成电路功率管芯，其包括附接到所述图案化的多个导电凸块或柱的多个触点引线以直接电连接到所述多个引线框垫和所述第一电感器线圈端垫；以及
33.模制体，其形成于所述封装基板层的所述第一表面上方以包封所述倒装芯片集成电路功率管芯和所述平面引线框电感器线圈。
34.可选地，还包括覆盖所述封装基板层的所述第一表面上的所述平面引线框电感器线圈的铁氧体涂层。
35.可选地，所述平面引线框电感器线圈具有在50到500毫微亨的范围内的总电感值。
36.可选地，所述半导体功率装置封装具有约5mm乘7mm的总占据面积。
附图说明
37.当结合以下图式考虑以下详细描述时，可理解本发明和其实现的许多目标、特征和优点。
38.图1描绘根据本公开的选定实施例的具有侧向平面电感器线圈的引线框的侧视图和等距俯视图。
39.图2以侧视图和等距俯视图示出根据本公开的选定实施例的在图1之后在围绕引线框形成填料层之后的处理。
40.图3以侧视图和等距俯视图示出根据本公开的选定实施例的在图2之后在形成铜柱图案以匹配引线框之后的处理。
41.图4以侧视图和等距俯视图示出根据本公开的选定实施例的在图3之后在将倒装芯片集成电路管芯附接到引线框之后的处理。
42.图5以侧视图和等距俯视图示出根据本公开的选定实施例的在图4之后在应用铁氧体涂层覆盖至少侧向平面电感器线圈之后的处理。
43.图6以侧视图和等距俯视图示出在图5之后在利用模制化合物包封倒装芯片集成电路管芯、引线框和铁氧体涂层之后的处理。
44.图7示出根据本公开的选定实施例的描绘制造并利用模制化合物封装包封具有侧向平面电感器线圈和集成电路的引线框组件的过程的示例流程图。
具体实施方式
45.描述一种用于在包括集成的低成本封装内功率电感器的引线框封装(例如，qfn封装)中制造集成电路管芯的方法和设备。在选定实施例中，所述功率电感器与qfn引线框一体地形成为从多个引线框垫(也称为焊盘或引脚)侧向移位的平面电感器线圈，所述多个引线框垫定位成用于电附接到倒装芯片(fc)集成电路管芯。在此类fc-qfn实施例中，侧向平面电感器线圈可以是形成为引线框的部分的低电阻电感器，其中第一电感器末端在qfn封装的第一上表面处电连接到fc ic管芯，而第二外部电感器末端在qfn封装的第二下表面处电连接。具体地说，引线框在qfn封装的多个侧上可具有外部垫、焊盘或引脚导体，并且在从qfn封装上的集成电路(ic)安装区域侧向移位的qfn封装的至少一侧上可包括图案化的平面电感器线圈。通过将图案化的平面引线框电感器线圈的位置从ic安装区域侧向移位，电感器区域可被铁氧体涂层覆盖以使由平面电感器线圈生成的磁场成形或减小，从而提高电感和/或减小对集成电路操作的干扰。随着与集成电路(例如功率集成电路)相邻的侧向移位平面引线框电感器线圈的形成，每个集成电路管芯和电感器线圈的顶部可使用任何所要封装方案利用模制化合物覆盖，所述封装方案包括但不限于qfn(四边扁平无引线)、塑料四边扁平无引线(pqfn)、soic(小外形集成电路)、qfp(四边扁平封装)、bga(球栅阵列)或lga(焊盘网格阵列)封装。
46.现将参考附图详细地描述本发明的各种说明性实施例。虽然在以下描述中阐述了各种细节，但应了解，可在没有这些具体细节的情况下实践本发明，并且可对本文描述的本发明做出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与过程技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然此类研发的工作可能是复杂并且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是例
行任务。例如，参考引线框条和相关联的封装的简化横截面图和透视图描绘选定方面，但不包括每个装置特征或几何形状，以免限制或混淆本发明。此类描述和表示通常由本领域技术人员用以将其工作主旨描述和输送给本领域的其他技术人员。另外，为简单和清晰起见，示出图中的某些元件，并且这些元件未必按比例绘制。此外，已在图中重复附图标号以指示对应或类似元件。
47.为示出将一个或多个电感电元件和一个或多个集成电路装置封装到半导体封装中的示例制造顺序，现参考图1，该图提供了适合结合本发明的选定实施例使用的具有多个引线框引脚11到16、11a到16a和侧向平面电感器线圈17到18的引线框的侧视图10a和等距俯视图10b。如应了解，引线框11到18可通过冲压或蚀刻具有预定图案的引线框特征的金属(例如，铜或铜合金)条的一部分来产生，所述引线框特征包括引线框引脚11到16、11a到16a(位于ic安装区域19中，用于与倒装芯片集成电路中的电触点对齐)和侧向平面电感器线圈17a-f(定位成从ic安装区域19侧向移位)。尽管所描绘的引线框引脚11到16、11a到16a的布置被定位成从qfn封装的两侧延伸，但应了解，引线框引脚可延伸到最终qfn封装的额外侧或更少侧。
48.如所描绘，侧向平面电感器线圈17包括延伸到ic安装区域19中以与倒装芯片集成电路中的电触点对齐的第一端段17a。侧向平面电感器线圈17还包括可在安装区域19外以平面图案对称排列以形成具有一个或多个匝的电感器线圈的电感器线圈段17b到17f。在第二端段17f处，侧向平面电感器线圈17连接到中心触点18，该中心触点18可形成为第二端段17f的未蚀刻部分，由此提供与电感器17的中心的连接。侧向平面电感器线圈17还可包括被定位成支撑电感器线圈段17c到17e并且可形成为侧向平面电感器线圈17的未蚀刻部分的结构支撑片17-1、17-2、17-3。由一个或两个绕组形成的侧向平面电感器线圈17提供相对小的电感值(例如，100到200nh)并且电阻损耗低，适用于高切换速度应用。实际上，基于引线框设计和涂层的渗透性，侧向平面电感器线圈17的电感值可在100到200nh之间。
49.在选定实施例中，侧向平面引线框特征11到18可连接到挡隔杆(未示出)以在制造过程中提供结构完整性，但挡隔杆的部分随后在装置处理期间从引线框11到18移除(即，修剪)，从而以物理方式分离和电隔离相邻电触点11到18，如所示。在其它实施例中，侧向平面引线框特征11到18还可包括其它特征，例如管芯附接标志、内部电触点、外部电触点等。此时或随后在制造过程中，将暴露于外部环境的引线框表面可利用引线饰面(例如，利用nipdau)镀敷或覆盖。
50.现转而参看图2，以侧视图20a和等距俯视图20b示出根据本公开的选定实施例的在图1之后在围绕引线框11到18形成填料层21以形成qfn封装基板之后的处理。在选定实施例中，可使用任何合适的模制或制造技术利用塑料填料或环氧化合物在引线框特征11到18之间形成填料层/qfn封装基板21。形成后，过滤层21使引线框特征11到16、11a到16a、17a-e暴露在将安装倒装芯片集成电路管芯的qfn封装基板的第一上表面上。另外，形成过滤层21以使未蚀刻或未凹入引线框特征11到16、11a到16a、17-1、17-2、17-3暴露在qfn封装基板的第二下表面上，在该第二下表面上，将对底层印刷电路板(未示出)进行外部电连接。如所示，填料层21的形状延伸超出ic安装区域19到一侧，该侧将支撑在相对于ic安装区域19的侧向移位的位置处的电感器17b到17f。平面电感器引线框特征17b到17f相对于ic安装区域19的侧向移位还可提供空间来集成启动电容(boot cap)和一些输入去耦(现在示出)。
51.现转而参看图3，以侧视图30a和等距俯视图30b示出根据本公开的选定实施例的在图2之后在安装区域19中形成导电凸块或柱31到37的图案之后的处理。在选定实施例中，导电柱31到37的图案定位成与多个引线框引脚11到16、11a到16a和第一电感器端段17a匹配或重叠。使用任何合适的导电接合或焊接技术，将导电柱31到35、35a-c和36附连到qfn封装的一侧上的引线框引脚11到16。另外，导电柱31a到34a、35e-g和36a附连到qfn封装的第二侧上的引线框引脚11a到16a。最后，导电柱37a到37c附连到引线框的第一电感器端段17a。如应了解，可使用可图案化或以其它方式精确地形成于对应的引线框特征11到16、11a到16a、17a上的任何合适的导电材料形成导电柱31到37，以实现与随后安装的倒装芯片集成电路的电连接。
52.现转而参看图4，以侧视图40a和等距俯视图40b示出根据本公开的选定实施例的在图3之后在将倒装芯片集成电路管芯41附接到导电凸块或柱31到37和引线框特征11到16、11a到16a、17a的图案之后的处理。虽然可附接任何所要集成电路管芯41，但在选定实施例中，集成电路管芯41是具有形成于下侧(未示)上的多个电触点的功率ic管芯，所述多个电触点定位成与定位在ic安装区域19中的导电柱31到37匹配或重叠。如应了解，可使用用于在倒装芯片集成电路与引线框特征11到16、11a到16a、17a之间进行电连接的任何合适的管芯附接技术将倒装芯片ic管芯41附接并电连接到导电柱31到37。如所示，倒装芯片集成电路管芯41定位在qfn封装填料层21上，使得倒装芯片集成电路管芯41不在电感器引线框特征17b到17f上方延伸，由此减少在侧向平面电感器线圈17a-f中运行的磁场对倒装芯片ic管芯41的操作的干扰。
53.另外，可存在其中平面引线框电感器线圈位于安装区域19(未示出)内和ic管芯41下方的实施例，在这种情况下，可添加一个或多个保护结构，以减少底层电感器的磁场对ic管芯41的操作的影响。在此类实施例中，将需要在底层印刷电路板(未示)中形成孔，以便连接到底层平面引线框电感器线圈。
54.现转而参看图5，以侧视图50a和等距俯视图50b示出根据本公开的选定实施例的在图4之后在应用或注入铁氧体涂层或浆料51以覆盖至少侧向引线框平面电感器线圈17之后的处理。在选定实施例中，通过在ic安装区域19外部的侧向电感器引线框特征17a到17f上方沉积载有铁氧体的环氧树脂或凝胶，将铁氧体涂层51定位在侧向电感器区域上方。在其它实施例中，可在倒装芯片ic管芯41和侧向引线框电感器特征17a到17f上方形成铁氧体涂层51。铁氧体涂层51的作用是使磁场成形或减小以免影响ic管芯41，由此实现较高的芯片功能。铁氧体涂层51还用于改善和增加侧向引线框平面电感器线圈17的电感。然而，在不需要场的成形和/或电感的增强的其它实施例中，任选地不会形成铁氧体涂层51。
55.现转而参看图6，以侧视图60a和等距俯视图60b示出根据本公开的选定实施例的在图5之后在利用模制化合物61包封倒装芯片集成电路管芯41、引线框11到18和铁氧体涂层51以形成半导体封装之后的处理。具体地说，在将集成电路管芯41接合到引线框特征11到16、11a到16a、17a并且(任选地)在侧向电感器引线框特征17a到17f上方形成铁氧体涂层51之后，装配的电路封装可利用模制体61包封以形成半导体封装。如应了解，可使用包覆模制或转移模制复合塑料(例如熔融硅石)形成模制体61。形成后，ic管芯41、侧向引线框电感器特征17a到17f和铁氧体涂层51的顶部将用模制化合物61覆盖，由此免受环境影响。
56.在倒装芯片集成电路管芯41是具有高频切换速度(例如，3到4mhz)的低输入/输出
电压功率级的实施例中，侧向移位的平面电感器线圈17a-f确实会增大所得半导体封装的尺寸。然而，这种布置确实提供了针对5到10a功率级生成足够电感(例如，100到200毫微亨或nh)的低电阻电感器，以在10安培输出上提供1到2安培。因此，与常规制造解决方案相比，具有5x7mm2空间要求的半导体封装可将功率密度提高一倍以上。例如，据估计，将侧向移位的平面电感器线圈并入半导体封装中的额外成本将为每个半导体封装2到3美分，加上5美分的额外制造边际，这与成本约为10美分的廉价大电流电感器相比将节省约5美分。
57.集成侧向引线框电感器线圈17a-f的另一优点是，与在pcb顶层和底层上有铁氧体掀盖的常规的基于pcb的电感器(平面电感器)相比，底层印刷电路板(pcb)的尺寸可减小。具体地说，尽管印刷电路板将具有自定义占据面积，以允许连接到侧向平面电感器线圈17的中心触点18，但由于不需要外部电感器(或相关联的连接性)，因此针对中心触点连接的任何尺寸增加都会减少。然而，侧向平面电感器线圈17下方的印刷电路板区域不应具有其它导电层，以避免涡流损耗。
58.现转而参看图7，示出根据本公开的选定实施例的描绘制造并利用模制化合物封装包封具有侧向平面电感器线圈和集成电路的引线框组件的过程71到77的示例流程图70。在过程开始(步骤71)后，使用任何所要半导体制造顺序制造晶片，然后单分以形成单个管芯(步骤72)，例如倒装芯片管芯。至少，晶片形成为包括通常具有相同的电路系统的多个集成电路管芯。在此阶段，可利用不同的集成电路管芯(例如，电源电路管芯)制造额外的晶片。在此步骤，每个晶片被单分成一个或多个集成电路管芯。
59.在步骤73，引线框配备有侧向平面电感器线圈。如应了解，可从引线框供应商获得引线框条，所述引线框条具有分组在ic安装区域中的多个引线框引脚或触点引线，并且具有从多个引线框引脚/触点引脚侧向移位的平面电感器线圈。可替换的是，引线框可通过冲压或蚀刻具有预定图案的引线框特征的金属条(例如，铜或铜合金)的一部分来产生。如应了解，引线框条可选择性地镀有镍钯或其它合适材料，而既定的锯道由暴露的金属材料(例如铜)形成。每个提供的引线框可包括用于平面电感器的盘卷部分的凹入区域，并且可包括用于连接到底层印刷电路板和/或随后附接的集成电路管芯的非凹入区域。在步骤73，每个引线框可用塑料或环氧树脂填料封装，以形成qfn封装基板。
60.在步骤74，使用将来自一个或多个集成电路管芯的引线连接到对应引线框引脚/触点引脚的任何所要管芯附接技术，将一个或多个集成电路管芯放置或附连到引线框结构。在集成电路管芯是倒装芯片集成电路管芯的选定实施例中，来自倒装芯片ic管芯的引线被接合或附接到形成于ic安装区域中分组的引线框引脚或触点引线上的某个图案的导电凸块或柱，由此将倒装芯片集成电路管芯电连接到多个引线框引脚/触点引脚以及电连接到侧向平面引线框电感器线圈的至少一端。
61.在步骤75，至少在侧向平面引线框电感器线圈区域上涂覆铁氧体涂层。在选定实施例中，在电感器绕组上注入铁氧体涂层作为铁氧体浆料。在其它实施例中，将铁氧体涂层涂覆于整个组件上，包括电感器绕组和附连的集成电路管芯。使用铁氧体和填料环氧树脂的市售混合物，铁氧体涂层会控制由侧向平面引线框电感器线圈生成的电感量，并且还减小侧向平面引线框电感器线圈与集成电路管芯或其它电路板元件之间的电磁交互。任选地，可省略铁氧体涂层步骤75，如虚线所指示。
62.在步骤76，施加模制化合物以包封安装的集成电路管芯、引线框(包括侧向平面引
线框电感器)和铁氧体涂层。模制过程可使用任何合适的模制或包封封装过程(例如qfn模制过程)来包封集成电路管芯、引线框和铁氧体涂层，同时使以物理方式和电方式将集成电路管芯连接到印刷电路板的管芯标志和引线保持暴露。在步骤77，制造过程结束。
63.现在应了解，本文中已提供一种微芯片结构和相关联的制造方法。所公开的微芯片结构包括引线框条，所述引线框条具有处于电路安装区域中的多个引线框垫和从所述电路安装区域侧向移位的平面引线框电感器线圈。在选定实施例中，所述引线框条包括四边扁平无引线(qfn)引线框。在其它实施例中，所述平面引线框电感器线圈包括延伸到所述电路安装区域中的第一引线框电感器末端，以及延伸到所述微芯片结构的底部表面的第二引线框电感器末端。在其它实施例中，所述平面引线框电感器线圈具有在100到200毫微亨的范围内的总电感值。在其它实施例中，所述平面引线框电感器线圈的总电感值在50到500毫微亨的范围内。所述微芯片结构还包括在电路安装区域中附连到所述引线框条的第一芯片，其中所述第一芯片包括电连接到多个引线框垫并且电连接到所述平面引线框电感器线圈的至少第一末端的多个触点引线。在选定实施例中，第一芯片是通过图案化的多个导电凸块或柱附连到引线框条的倒装芯片功率集成电路管芯。另外，所述微芯片结构还包括形成于引线框条上方的模制体以包封第一芯片和平面引线框电感器线圈，使得微芯片结构的底部上的多个引线框垫暴露。在选定实施例中，所述微芯片结构包括覆盖所述平面引线框电感器线圈的铁氧体涂层。在选定实施例中，所述微芯片结构的总占据面积约5mm乘7mm。
64.在另一形式中，提供一种封装的微芯片结构和其相关联的封装方法。在所公开的方法中，提供引线框条，所述引线框条包括(a)在电路安装区域中的多个引线框垫和第一电感器线圈端垫，以及(b)从所述电路安装区域侧向移位的平面引线框电感器线圈。在选定实施例中，所述引线框条被提供为四边扁平无引线(qfn)引线框。在其它实施例中，所述平面引线框电感器线圈包括：平面电感器，其在所述引线框条的平面中形成为具有一个或多个匝；第一引线框电感器末端，其将所述平面电感器的第一端连接到所述电路安装区域中的所述第一电感器线圈端垫；以及第二引线框电感器末端，其将所述平面电感器的第二端连接到所述微芯片结构的底部表面。在其它实施例中，通过蚀刻或冲压具有预定图案的引线框特征的金属条以形成所述平面引线框电感器线圈以及所述多个引线框垫和第一电感器线圈端垫来提供引线框条。所公开的方法还包括在所述电路安装区域中将第一芯片附连到所述引线框条以将所述第一芯片上的多个触点引线电连接到所述多个触点引线和所述第一电感器线圈端垫。在选定实施例中，第一芯片是通过形成图案化的多个导电凸块或柱附连到引线框条的倒装芯片功率集成电路管芯。另外，所公开的方法包括在所述引线框条上方形成模制体以包封所述第一芯片和所述平面引线框电感器线圈。在选定实施例中，在形成所述模制体之前利用铁氧体涂层覆盖所述平面引线框电感器线圈。在选定实施例中，引线框条的总占据面积为约5mm乘7mm，并且平面引线框电感器线圈具有在100到200毫微亨的范围内的总电感值。
65.在又一形式中，提供一种半导体功率装置封装和其制造方法。如所公开，所述半导体功率装置封装包括引线框，所述引线框形成于封装基板层中以限定多个引线框垫、第一电感器线圈端垫、第二电感器线圈端垫和连接在所述第一和第二电感器线圈端垫之间并从所述多个引线框垫侧向移位的平面引线框电感器线圈，其中所述平面引线框电感器线圈和多个引线框垫暴露于所述封装基板层的第一表面上。所述半导体功率装置封装还包括形成
于所述封装基板层的所述第一表面上的图案化的多个导电凸块或柱，所述图案化的多个导电凸块或柱与所述多个引线框垫和第一电感器线圈端垫接触。另外，所述半导体功率装置封装包括倒装芯片集成电路功率管芯，所述倒装芯片集成电路功率管芯包括附接到所述图案化的多个导电凸块或柱的多个触点引线以直接电连接到所述多个引线框垫和所述第一电感器线圈端垫。所述半导体功率装置封装还包括模制体，所述模制体形成于所述封装基板层的第一表面上方以包封所述倒装芯片集成电路功率管芯和所述平面引线框电感器线圈。在选定实施例中，所述半导体功率装置封装还包括覆盖所述封装基板层的第一表面上的所述平面引线框电感器线圈的铁氧体涂层。在所述半导体功率装置封装的选定实施例中，所述平面引线框电感器线圈具有在50到500毫微亨的范围内的总电感值，并且所述半导体功率装置封装具有约5mm乘7mm的总占据面积。
66.尽管本文公开的所描述的示例性实施例涉及各种封装半导体装置和其制造方法，但本发明不一定限于示出适用于广泛多种装置封装过程和/或装置的本发明的发明性方面的示例实施例。虽然公开的封装半导体装置可通过在引线框组件上形成的一个或多个功率集成电路来实施，但本文所描述的制造过程不限于任何特定的集成电路布置或引线框连接器组件，而是还适用于包括形成为用于保护附连或连接到包括侧向平面电感器线圈的引线框的集成电路管芯的包封材料的众多封装装置中的任何一种。另外，侧向平面引线框电感器线圈可并入任何所要封装方案中，包括但不限于qfn(四边扁平无引线)、soic(小外形集成电路)、qfp(四边扁平封装)、bga(球栅阵列)或lga(焊盘网格阵列)封装。此外，封装过程可同时应用于附连到过程载体的多个引线框，使得多个ic管芯附连以及连接到相应ic安装区域，从而使多个侧向平面引线框电感器线圈区域暴露以供后续处理。因此，上文公开的特定实施例仅为说明性并且不应该视为对本发明的限制，因为本发明可以不同的但等同的方式来修改和实施，这些方式对于得益于本文中的教示的本领域技术人员来说是显而易见的。例如，可使用不同于本文中明确阐述的材料应用本发明的方法。另外，过程步骤可以不同于所呈现的次序的其它替代次序来执行。因此，前文描述并不意图将本发明限于阐述的特定形式，而是相反，意在覆盖由所附权利要求书限定的本发明的精神和范围内可能包括的此类替代方案、修改和等同物，使得本领域技术人员应理解，他们可在不脱离呈其最广泛形式的本发明的精神和范围的情况下作出各种变化、替代和更改。
67.上文已相对于特定实施例描述了益处、其它优点和问题的解决方案。然而，这些益处、优点、问题解决方案以及可能使任何益处、优点或解决方案发生或变得更显著的任何要素不应被理解为任何或所有权利要求的重要、必要或基本的特征或要素。如本文中所使用，术语“包括(comprises、comprising)”或其任何其它变化意图涵盖非排它的包括，使得包括一系列要素的过程、方法、物件或设备并不只是包括那些要素，而是可包括并未明确地列出的或并非此类过程、方法、物件或设备固有的其它要素。