半导体器件、制作方法、三维存储器及存储系统与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件、制作方法、三维存储器及存储系统。


背景技术：

2.近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器(3d nand flash)应运而生。
3.三维存储器的外围电路(periphery circuit)包括具有多种工作电压的器件，例如高压器件(hv device)和低压器件(lv device)等，在高压器件和低压器件中都存在pmos器件、nmos器件和浅沟槽隔离(sti，shallow trench isolation)，浅沟槽隔离用于对相邻的器件起隔离的作用。然而，由于高压器件的工作电压高于低压器件的工作电压，为了达到良好的隔离效果，在形成不同区域的浅沟槽隔离时，需要采用不同的工艺流程，导致工艺流程繁琐，增加了成本。
4.因此，现有技术存在缺陷，有待改进与发展。


技术实现要素：

5.本发明的目的在于提供一种半导体器件、制作方法，能在达到良好的隔离效果的同时减少工艺流程，节约成本。
6.为了解决上述问题，本发明提供了一种半导体器件的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；对第二器件区进行第一离子注入，以在第二器件区形成第一停止层；在第一器件区形成第一凹槽，第一凹槽具有在第一方向上的第一深度；在第二器件区形成第二凹槽，第二凹槽延伸到第一停止层，具有在第一方向上的第二深度；其中，第一深度大于第二深度。
7.其中，第一凹槽与第二凹槽同时形成。
8.其中，在对第二器件区进行离子注入，以在第二器件区形成第一停止层之前，还包括：
9.在衬底上形成第一掩膜层，第一掩膜层具有第一掩膜开口，第一掩膜开口位于第二器件区，第一掩膜层用于作为后续对第二器件区进行第一离子注入的遮蔽层。
10.其中，的半导体器件的制作方法，还包括：
11.依据第一掩膜开口，对第二器件区进行第二离子注入，以在第二器件区形成第一有源区。
12.其中，衬底还包括第三器件区，的半导体器件的制作方法，还包括：
13.对第三器件区进行第三离子注入，以在第三器件区形成第二停止层；
14.在第三器件区形成第三凹槽，第三凹槽延伸到第二停止层，第三凹槽具有在第一方向上的第三深度；
15.其中，第三凹槽与第二凹槽同时形成，且第一深度大于第三深度。
16.其中，在对第二器件区进行第一离子注入，以在第二器件区形成第一停止层之前，还包括：
17.在衬底上形成第二掩膜层，第二掩膜层具有第二掩膜开口，第二掩膜开口位于第二器件区和第三器件区，第二掩膜层用于作为后续对第二器件区和第三器件区进行第一离子注入和第三离子注入的遮蔽层。
18.其中，在对第二器件区进行离子注入，以在第二器件区形成第一停止层之前，还包括：
19.依据第二掩膜开口，对第二器件区和第三器件区进行第四离子注入，以在第二器件区和第三器件区分别形成第二有源区和第三有源区。
20.其中，通过不同的掩膜版分别形成第一停止层和第二停止层，第二深度与第三深度不同。
21.其中，在对第二器件区进行离子注入，以在第二器件区形成第一停止层之前，还包括：
22.在衬底上形成第一介质层。
23.其中，在对第二器件区进行离子注入，以在第二器件区形成第一停止层之后，还包括：
24.对半导体器件进行退火处理。
25.其中，离子注入的掺杂剂包括氧元素。
26.其中，在第一器件区形成第一凹槽之前，还包括：
27.在衬底上形成第二介质层。
28.为了解决上述问题，本技术实施例还提供了一种半导体器件，包括：衬底，衬底包括第一器件区和第二器件区；位于第一器件区的第一凹槽，第一凹槽具有在第一方向上的第一深度；位于第二器件区的第一停止层和第二凹槽，第二凹槽延伸到第一停止层，具有在第一方向上的第二深度；其中，第一深度大于第二深度。
29.其中，第一器件区的掺杂状态与第二器件区的掺杂状态不同。
30.其中，衬底，还包括：
31.第三器件区；
32.位于第三器件区的第二停止层；
33.位于第三器件区的第三凹槽，第三凹槽延伸到第二停止层，第三凹槽具有在第一方向上的第三深度；
34.其中，第一深度大于第三深度。
35.其中，第二深度与第三深度不同。
36.为了解决上述问题，本技术实施例还提供了一种三维存储器，三维存储器包括阵列存储结构和外围电路，其中，外围电路包括由上述任一项的半导体器件的制作方法形成的半导体器件。
37.为了解决上述问题，本技术实施例还提供了一种存储系统，包括控制器和三维存
储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括由上述任一项的半导体器件的制作方法形成的半导体器件。
38.本发明的有益效果是：区别于现有技术，本发明提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；对第二器件区进行第一离子注入，以在第二器件区形成第一停止层；在第一器件区形成第一凹槽，第一凹槽具有在第一方向上的第一深度；在第二器件区形成第二凹槽，第二凹槽延伸到第一停止层，具有在第一方向上的第二深度；其中，第一深度大于第二深度。
39.通过本发明的方法，在第一器件区和第二器件区形成了不同深度的凹槽的同时，减少了工艺步骤又降低成本。
附图说明
40.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
41.图1为本发明第一实施例提供的半导体器件的制作方法流程图。
42.图2a至图2d为本发明第一实施例提供的半导体器件的制作方法的各步骤的结构示意图。
43.图3为本发明第二实施例提供的半导体器件的制作方法流程图。
44.图4a至图4d为本发明第二实施例提供的半导体器件的制作方法的各步骤的结构示意图。
45.图5为本发明一些实施例中存储系统的示意框图。
具体实施方式
46.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
47.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
48.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
49.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。
层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
50.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
51.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
52.请参阅图1，为本发明第一实施例提供的半导体器件的制作方法的流程示意图，具体流程对照图2a至图2d的结构图，可以包括如下：
53.s101步骤：提供衬底110，衬底110包括第一器件区a1和第二器件区a2。
54.此外，需要说明的是，图2a至图2d仅示出了与本发明实施例内容相关的结构，本发明的半导体器件可以进一步包括用于实现该器件的完整功能的其它组件和/或结构。
55.图2a显示s101步骤形成的结构，包括：衬底110，其中，衬底110包括第一器件区a1和第二器件区a2。其中，衬底110可以为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在其它实施例中，该半导体衬底110还可以为包括其它元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
56.具体地，不同于逻辑芯片，由于三维存储器需要满足读、写和擦除的操作，而不同的操作需要不同的工作电压，导致三维存储器的外围电路中需要提供多种不同最大工作电压的器件，对应地，三维存储器的外围电路中形成有高压(hv)器件区和低压(lv)器件区。其中，第一器件区a1和第二器件区a2分别对应不同的最大工作电压，第一器件区a1和第二器件区a2可以分别为高压器件区和低压器件区。
57.s102步骤：对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120。
58.其中，离子注入的掺杂剂包括氧元素。
59.其中，在s102步骤：对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120之前，还包括：
60.在衬底110上形成第一介质层130。
61.具体地，可以通过沉积工艺在衬底110上形成第一介质层130，第一介质层130可以作为后续离子注入的缓冲层，以减少离子注入对衬底110的损伤。此外，在对第二器件区a2进行第一离子注入，形成第一停止层120之后，可以去除第一介质层130。
62.图2b显示s102步骤形成的结构，包括：衬底110、位于衬底110上的第一介质层130以及位于第二器件区a2中的第一停止层120。可以通过对第二器件区a2进行第一离子注入，而第一离子注入的掺杂剂可以与衬底110的材料发生反应，从而生成不同于衬底110材料的第一停止层120。因此，对于第一离子注入的掺杂剂的材料不作特别的限制，只要能实现与衬底110发生反应，生成不同于衬底110的其它材料即可。比如，可以选取包括氧元素的材料作为离子注入的掺杂剂，氧元素与衬底110中的硅(si)元素发生反应，生成硅的氧化物，比
如氧化硅(sio2)，即第一停止层120的材料可以是氧化硅(sio2)。此外，还可以通过控制第一离子注入过程中的一些工艺参数，比如第一离子注入的能量，从而实现在特定的深度形成第一停止层120。
63.其中，在s102步骤：对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120之前，还包括：
64.在衬底110上形成第一掩膜层140，第一掩膜层140具有第一掩膜开口141，第一掩膜开口141位于第二器件区a2，第一掩膜层140用于作为后续对第二器件区a2进行第一离子注入的遮蔽层。
65.具体地，为了实现对第二器件区a2进行第一离子注入，在执行s102步骤：对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120之前，需要在第一器件区a1的衬底110上形成一个第一掩膜层140，第一掩膜层140具有第一掩膜开口141，第一掩膜开口141位于第二器件区a2，第一掩膜层140用于作为后续对第二器件区a2进行第一离子注入的遮蔽层，即可以通过第一掩膜开口141露出第二器件区a2。可以通过增加一个掩膜版(mask，又称之为光罩)，用于在衬底110上形成第一掩膜层140，实现对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120。由于对第二器件区a2进行第一离子注入时，会存在离子扩散的问题，导致位于第二器件区a2与第一器件区a1边界的离子扩散到第一器件区a1，因此，第一掩膜层140可以在x方向上遮住部分的第二器件区a2，以保证仅对第二器件区a2进行离子注入的离子不会扩散到第一器件区a1，即通过对第二器件区a2进行第一离子注入形成的第一停止层120仅位于第二器件区a2中。其中，第一掩膜层140可以是光刻胶层，当第一掩膜层140是光刻胶层时，在对第二器件区a2进行第一离子注入，形成第一停止层120之后，可以去除第一掩膜层140。
66.其中，半导体器件的制作方法，还包括：
67.依据第一掩膜开口141，对第二器件区a2进行第二离子注入，以在第二器件区a2中形成第一有源区(未在图中示出)。
68.具体他，由于可以依据第一掩膜开口141，对第二器件区a2进行n型材料或者p型材料的离子注入，以在第二器件区a2形成第一有源区(active area，aa)。其中，有源区(active area，aa)是指，形成有源极、漏极以及导电沟槽所覆盖的区域。由于在形成第一有源区时形成有对应于第二器件区a2的第一掩膜开口141，可以不增加用于对第二器件区a2进行离子注入形成第一停止层120的掩膜版，而是直接采用在第二器件区a2形成第一有源区的掩膜版和第一掩膜层140，进一步地简化了工艺流程。其中，形成第一有源区的步骤可以在s103步骤：第一器件区a1形成第一凹槽171之前。此外，形成第一有源区的步骤也可以在s103步骤：第一器件区a1形成第一凹槽171之后，只要借助形成第一有源区步骤的掩膜版形成第一凹槽171即可，对于形成第一凹槽171与第一有源区的先后顺序，不作特别的限制。
69.应当理解，术语第一、第二仅用来将第一离子注入与第二离子注入彼此区分开，第一离子注入的工艺参数可以与第二离子注入的工艺参数相同或者不同，不作特别的限制。以此类推，后续的第三离子注入与第四离子注入与此原理类似，此后不再赘述。
70.其中，在s102步骤：对第二器件区a2进行第一离子注入，以在第二器件区a2形成第一停止层120之后，还包括：
71.对半导体器件进行退火处理。
72.具体地，在对第二器件区a2进行第一离子注入，形成第一停止层120之后，可以通过退火处理改善因为离子注入对衬底110带来的损伤，与此同时，还可以通过退火处理激活位于第二器件区a2衬底110中的第一停止层120。
73.其中，在s103步骤：第一器件区a1形成第一凹槽171之前，还包括：
74.在衬底110上形成第二介质层150。
75.图2c显示“在衬底110上形成第二介质层150”形成的结构，包括：衬底110、位于衬底110上的第二介质层150以及位于第二器件区a2中的第一停止层120。其中，第二介质层150可以包括依次层叠设置的栅氧化层151、刻蚀保护层152和刻蚀停止层153。其中，栅氧化层151的材料一般为氧化物，用于保持衬底110和后续形成的栅极(未在图中示出)之间的绝缘性。而刻蚀保护层152可以作为后续进行刻蚀工艺的保护层，刻蚀保护层152可以为氧化物。在形成第一凹槽171和第二凹槽172之后，去除刻蚀保护层152时，刻蚀停止层153可以作为去除刻蚀保护层152的起去除反应停止作用的膜层(即stoplayer)，因此，刻蚀停止层153与刻蚀保护层152和栅氧化层151的材料不同，刻蚀停止层153的材料可以是氮化物，比如氮化硅(sin)。通过在衬底110上形成第二介质层150，有利于后续工艺过程的进行。
76.s103步骤：在第一器件区a1形成第一凹槽171，第一凹槽171具有在第一方向上的第一深度l1。
77.s104步骤：在第二器件区a2形成第二凹槽172，第二凹槽172延伸到第一停止层120，具有在第一方向上的第二深度l2；其中，第一深度l1大于第二深度l2。
78.请继续参阅图2c，在进行刻蚀工艺形成第一凹槽171和第二凹槽172之前，需要在第二介质层150上形成刻蚀掩膜层160，刻蚀掩膜层160具有分别对应于第一凹槽171和第二凹槽172的第一刻蚀掩膜开口1611和第二刻蚀掩膜开口1612。其中，刻蚀掩膜层160可以是光刻胶层161，也可以是光刻胶层161和硬掩模层162(hard mask)。如图2c所示，当刻蚀掩膜层160是光刻胶层161和硬掩膜层162时，需要将光刻胶层161上的第一刻蚀掩膜开口1611和第二刻蚀掩膜开口1612通过刻蚀工艺转移到硬掩膜层162上。在进行刻蚀工艺形成第一凹槽171和第二凹槽172之后，可以去除刻蚀掩膜层160。
79.图2d显示s103步骤和s104步骤形成的结构，包括：衬底110、位于第一器件区a1中的第一凹槽171，以及位于第二器件区a2中第二凹槽172和第一停止层120。其中，第一凹槽171在第一方向(z方向)上具有第一深度l1，第二凹槽172延伸到第一停止层120，在第一方向(z方向)上具有第二深度l2。
80.由上文可知，第一器件区a1和第二器件区a2分别用以形成不同最大工作电压的器件，第一器件区a1和第二器件区a2可以分别为高压(hv)器件区和低压(lv)器件区。一般情况下，在高压器件和低压器件中都存在pmos器件、nmos器件和浅沟槽隔离(sti，shallow trench isolation)，浅沟槽隔离用于对相邻的器件起隔离的作用。随着三维存储器中存储结构的层叠的不断堆叠，外围电路的不断缩小，高压(hv)器件区的间隔区域(space)一般≥600nm，间隔区域占用了外围电路的大量面积，导致有效的器件区的面积缩小。为了实现既可以有效隔离有源器件和减小闩锁效应，也可以达到缩小外围电路的目的，在原有的浅沟槽隔离中加入深沟槽隔离(dti，deep trench isolation)。通过在高压器件区采用深沟槽隔离，能有效地减少高压器件区的间隔区域和改善因为高压器件区的隔离沟槽较浅导致的闩锁效应。在本技术的一些实施例中，为了达到良好的隔离效果，在不同的器件区形成不同
深度的隔离沟槽时，需要采用不同的工艺流程，比如，首先，在第二器件区a2形成第二凹槽172；然后，在第一器件区a1形成第一凹槽171。然而，在形成第一凹槽171和第二凹槽172时，需要分别形成用于形成第一凹槽171和第二凹槽172的掩膜版和掩膜层，与此同时，在形成第二凹槽172之后，还需要先采用旋涂碳(soc)层填充第二凹槽172，在形成第一凹槽171之后，再去除旋涂碳(soc)层，导致工艺流程繁琐，增加了成本。
81.具体地，可以通过刻蚀工艺分别在第一器件区a1中形成第一凹槽171和在第二器件区a2中形成第二凹槽172，第一凹槽171在第一方向(z方向)上具有第一深度l1，第二凹槽172延伸到第一停止层120，在第一方向(z方向)上具有第二深度l2，且第一深度l1大于第二深度l2。在本技术第一实施例中，通过离子注入在第二器件区a2形成第一停止层120，基于第一停止层120与衬底110的材料不同，刻蚀第一停止层120和衬底110的刻蚀速度不同，从而在不同的器件区形成深度不同的第一凹槽171和第二凹槽172，减少了工艺步骤又降低了成本。
82.其中，第一凹槽171与第二凹槽172同时形成。
83.具体地，可以通过刻蚀工艺，同时形成第一凹槽171和第二凹槽172。由上文可知，第一凹槽171的第一深度l1大于第二凹槽172的第二深度l2。在通过刻蚀工艺，比如在通过干法刻蚀形成第一凹槽171和第二凹槽172时，可以通过选取合适的刻蚀气体，比如选取溴化氢(hbr)或者氯气(cl2)等，使得衬底110相对于第一停止层120的刻蚀选择比大于1。即刻蚀衬底110时的刻蚀速度较快，刻蚀第一停止层120的刻蚀速度较慢，甚至几乎不刻蚀第一停止层120。在通过干法刻蚀形成第一凹槽171和第二凹槽172的过程可以是，通过干法刻蚀去除部分衬底110形成第二凹槽172，第二凹槽172延伸到第一停止层120，由于刻蚀气体对第一停止层120的刻蚀速度较小，随着时间的增加，第二凹槽172的深度不再增加，即形成具有第二深度l2的第二凹槽172；与此同时，随着刻蚀时间的增加，在第一器件区a1继续刻蚀衬底110，从而形成深度大于第二凹槽172的第一凹槽171。第一凹槽171的第一深度l1可以根据实际工艺需求，去调整形成第一凹槽171和第二凹槽172的刻蚀工艺参数实现，比如，可以通过控制刻蚀反应时间形成特定深度的第一凹槽171。除了选取合适的刻蚀气体之外，根据实际工艺需求，还可以对形成第一凹槽171和第二凹槽172的其它参数进行一些适应性的调整，从而实现第一凹槽171和第二凹槽172同时形成，进一步地减少工艺步骤和降低了成本。
84.此外，在形成第一凹槽171和第二凹槽172之后，可以分别对第一凹槽171和第二凹槽172进行隔离材料的填充，以分别形成第一隔离结构(未在图中示出)和第二隔离结构(未在图中示出)。一般情况下，在第一器件区a1和第二器件区a2中，以及第一器件区a1和第二器件区a2之间都存在多个隔离结构，用于对nmos器件区和pmos器件区起横向隔离的作用。一般情况下，第一隔离结构和第二隔离结构的隔离材料是氧化物，比如氧化硅(sio2)，第一隔离结构和第二隔离结构可以通过一次或多次沉积工艺形成。
85.以上步骤为本发明第一实施例，能同时形成深度不同的第一凹槽171和第二凹槽172，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本。如图3所示是本发明第二实施例的半导体器件制作方法流程示意图，具体流程对照图4a至4d的结构图，可以包括如下：
86.在本发明第二实施例中，衬底210，还包括：
87.第三器件区b3；
88.位于第三器件区b3中的第二停止层222；
89.位于第三器件区b3中的第三凹槽273，第三凹槽273延伸到第二停止层222，第三凹槽273具有在第一方向上的第三深度l5；
90.其中，第一深度l3大于第三深度l5。
91.由上文可知，随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还需要形成有超低压(llv)器件区。不同于图2d所示的方案，如图4d所示，为本发明第二实施例中形成的半导体器件的结构示意图，包括：衬底210、第一器件区b1、第二器件区b2和第三器件区b3、位于第一器件区b1中的第一凹槽271、位于第二器件区b2中第二凹槽272和第一停止层221，以及位于第三器件区b3中的第三凹槽273。其中，第一凹槽271、第二凹槽272和第三凹槽273在第一方向上分别具有第一深度l3、第二深度l4和第三深度l5，第二深度l4和第三深度l5均小于第一深度l3。在本发明第二实施例中，通过在第二器件区b2和第三器件区b3分别形成第一停止层221和第二停止层222，以实现在第一器件区b1、第二器件区b2和第三器件区b3中分别形成了不同深度的隔离凹槽的同时，减少了工艺步骤又降低成本。
92.其中，衬底210还包括第三器件区b3，半导体器件的制作方法，还包括：
93.s105步骤：对第三器件区b3进行第三离子注入，以在第三器件区b3中形成第二停止层222；
94.s106步骤：在第三器件区b3形成第三凹槽273，第三凹槽273延伸到第二停止层222，第三凹槽273具有在第一方向上的第三深度l5；
95.其中，第三凹槽273与第二凹槽272同时形成，且第一深度l3大于第三深度l5。
96.具体地，由上文可知，第一器件区b1和第二器件区b2分别用以形成不同最大工作电压的器件，比如，第一器件区b1为高压(hv)器件区，第二器件区b2为低压(lv)器件区。不同于逻辑芯片，由于三维存储器需要满足读、写和擦除的操作，而不同的操作需要不同的工作电压，导致三维存储器的外围电路中需要多种提供不同最大工作电压的器件，对应地，三维存储器的外围电路中需要形成有高压器件区和低压器件区。然而，随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还需要形成有超低压(llv)器件区。
97.请参阅图4a，不同于图2a所示的第一实施例的s101步骤所形成的结构，在第二实施例中，s101步骤：提供衬底210所形成的结构，包括：衬底210，其中，衬底210包括第一器件区b1、第二器件区b2和第三器件区b3。其中，第一器件区b1、第二器件区b2和第三器件区b3可以分别为高压器件区、低压器件区和超低压器件区。
98.请参阅图4b，为第二实施例中s102步骤和s105步骤形成的结构，包括：衬底210；第一器件区b1、第二器件区b2和第三器件区b3；位于第二器件区b2中的第一停止层221，以及位于第三器件区b3中的第二停止层222。其中，在执行s102步骤：对第二器件区b2进行第一离子注入，以在第二器件区b2形成第一停止层221的同时，可以执行s105步骤：对第三器件区b3进行第三离子注入，以在第三器件区b3中形成第二停止层222，从而形成图4b所示的结构。其中，对第二器件区b2和第三器件区b3进行离子注入(比如第一离子注入和第三离子注入，下文与此类似，不再赘述)的掺杂剂可以是包括氧元素的材料，通过对第二器件区b2和
第三器件区b3进行离子注入，以形成不同于衬底210材料的第一停止层221和第二停止层222。
99.其中，在s102步骤：对第二器件区b2进行第一离子注入，以在第二器件区b2形成第一停止层221和s105步骤：对第三器件区b3进行第三离子注入，以在第三器件区b3中形成第二停止层222之前，还包括：
100.在衬底210上形成第一介质层230。
101.请继续参阅图4b，可以通过沉积工艺在衬底210上形成第一介质层230，第一介质层230可以作为后续对第二器件区b2和第三器件区b3进行离子注入的缓冲层，以减少离子注入对衬底210的损伤。
102.其中，在s102步骤：对第二器件区b2进行第一离子注入，以在第二器件区b2形成第一停止层221和s105步骤：对第三器件区b3进行第三离子注入，以在第三器件区b3中形成第二停止层222之前，还包括：
103.在衬底210上形成第二掩膜层240，第二掩膜层240具有第二掩膜开口241，第二掩膜开口241位于第二器件区b2和第三器件区b3，第二掩膜层240用于作为后续对第二器件区b2和第三器件区b3进行离子注入的遮蔽层。
104.请继续参阅图4b，为了实现对第二器件区b2和第三器件区b3进行离子注入，在执行s102步骤和s105步骤之前，需要在衬底210上形成一个第二掩膜层240，第二掩膜层240具有第二掩膜开口241，第二掩膜开口241位于第二器件区b2和第三器件区b3，第二掩膜层240用于作为后续对第二器件区b2和第三器件区b3进行离子注入的遮蔽层，即可以通过第一掩膜开口241露出第二器件区b2和第三器件区b3。可以通过增加一个掩膜版，用于在衬底210上形成第二掩膜层240，实现对第二器件区b2和第三器件区b3进行离子注入，以在第二器件区b2和第三器件区b3分别形成第一停止层221和第二停止层222。
105.此外，由上文可知，由于会存在离子扩散的问题，优选地，第二掩膜层240可以在x方向上遮住部分的第二器件区b2，以保证仅对第二器件区b2和第三器件区b3进行离子注入的离子不会扩散到第一器件区b1。其中，第二掩膜层240可以是光刻胶层，当第二掩膜层240是光刻胶层时，在对第二器件区b2和第三器件区b3进行离子注入，形成第一停止层221和第二停止层222之后，可以去除第二掩膜层240。
106.其中，在s105步骤：对第三器件区b3进行第三离子注入，以在第三器件区b3中形成第二停止层222之前，还包括：
107.依据第二掩膜开口241，对第二器件区b2和第三器件区b3进行第四离子注入，以在第二器件区b2和第三器件区b3中分别形成第二有源区和第三有源区(未在图中示出)。
108.具体他，由于可以依据第二掩膜开口241，对第二器件区b2和第三器件区b3进行n型材料或者p型材料的离子注入，以在第二器件区b2和第三器件区b3分别形成第二有源区和第三有源区。由于在形成第二有源区和第三有源区时形成有对应于第二器件区b2的第二掩膜开口241，可以不增加用于对第二器件区b2和第三器件区b3进行离子注入(比如第一离子注入和第三离子注入)形成第一停止层221和第二停止层222的掩膜版，而是直接采用在第二器件区b2和第三器件区b3中形成第二有源区和第三有源区的掩膜版和第二掩膜层240，进一步地简化了工艺流程。
109.其中，在s103步骤：第一器件区b1形成第一凹槽271之前，还包括：
110.在衬底210上形成第二介质层250。
111.请参阅图4c，在对第一器件区b1形成第一凹槽271之前，可以在衬底210上形成第二介质层250作为用于后续刻蚀工艺和其它工艺过程的功能膜层。其中，第二介质层250可以包括依次层叠设置的栅氧化层251、刻蚀保护层252和刻蚀停止层253。通过在衬底210上形成第二介质层250，有利于后续工艺过程的进行。此外，在第二介质层250上还形成有刻蚀掩膜层260，刻蚀掩膜层260具有第一刻蚀掩膜开口2611、第二刻蚀掩膜开口2612和第三刻蚀掩膜开口2613，第一刻蚀掩膜开口2611、第二刻蚀掩膜开口2612与第三刻蚀掩膜开口2613分别与第一凹槽271、第二凹槽272和第三凹槽273相对应，用于后续形成第一凹槽271、第二凹槽272和第三凹槽273。其中，刻蚀掩膜层260可以是光刻胶层261，也可以是光刻胶层261和硬掩模层262。
112.请参阅图4d，为第二实施例中s103步骤、s104步骤和s106步骤形成的结构，包括：衬底210、第一器件区b1、第二器件区b2和第三器件区b3、位于第一器件区b1中的第一凹槽271、位于第二器件区b2中第二凹槽272和第一停止层221，以及位于第三器件区b3中的第三凹槽273。其中，第一凹槽271、第二凹槽272和第三凹槽273在第一方向上分别具有第一深度l3、第二深度l4和第三深度l5，第二深度l4和第三深度l5均小于第一深度l3。其中，第二深度l4和第三深度l5可以一致。
113.此外，在形成第一凹槽271、第二凹槽272和第三凹槽273之后，可以分别对第一凹槽271、第二凹槽272和第三凹槽273进行隔离材料的填充，以分别形成第一隔离结构(未在图中示出)、第二隔离结构(未在图中示出)和第三隔离结构(未在图中示出)。一般情况下，在第一器件区b1、第二器件区b2和第三器件区b3中，以及第一器件区b1、第二器件区b2和第三器件区b3之间都存在多个隔离结构，用于对nmos器件区和pmos器件区起横向隔离的作用。一般情况下，第一隔离结构、第二隔离结构和第三隔离结构的隔离材料是氧化物，比如氧化硅(sio2)，第一隔离结构、第二隔离结构和第三隔离结构可以通过一次或多次沉积工艺形成。
114.本技术第二实施例通过离子注入分别在第二器件区b2形成第一停止层221，以及在第三器件区b3中形成第二停止层222，从而在不同的器件区形成深度不同的第一凹槽271、第二凹槽272和第三凹槽273，减少了工艺步骤又降低了成本。进一步地，通过对刻蚀工艺参数进行调整，使第一凹槽271、第二凹槽272和第三凹槽273同时形成，进一步地减少工艺步骤和降低了成本。
115.此外，需要说明的是，步骤s101至步骤s104的具体工艺流程上文已经详细讲述了，此时，形成图4a至图4d的结构示意图的工艺流程与步骤s101至步骤s104的具体工艺流程基本一致，只是根据第三器件区b3作对应调整，此处不再具体赘述。
116.在本发明第二实施例中，通过不同的掩膜版分别形成第一停止层221和第二停止层222，第二深度l4与第三深度l5不同。
117.可以理解的是，当第二器件区b2与第三器件区b3的所需的凹槽深度不同时，可以通过控制离子注入的深度分别形成深度不同的第一停止层221和第二停止层222，以形成深度不同的第二凹槽272和第三凹槽273。比如，可以通过两个不同的掩膜版，一个掩膜版用于对第二器件区b2进行第一离子注入，以形成第一停止层221，另一个掩膜版用于对第三器件区b3进行第三离子注入，以形成第二停止层222，第一停止层221和第二停止层222在第一方
向(z方向)上的深度不同，在后续进行刻蚀形成第二凹槽272和第三凹槽273时，第二凹槽272的第二深度l4与第三凹槽273的第三深度l5不同。其中，当第二凹槽272位于第二器件区b2，第三凹槽273位于第三器件区b3时，第二深度l4可以大于第三深度l5。此外，第二深度l4也可以小于或等于第三深度l5。
118.此外，除了高压器件区、低压器件区和超低压器件区之外，外围电路中还可以形成有不同于高压器件区、低压器件区和超低压器件区的一个或多个器件区，具体不作限制。当衬底210上形成有除了高压器件区、低压器件区和超低压器件区的一个或多个器件区时，后续的s101步骤至s104步骤需要根据一个或多个器件区作对应调整，原理与上文讲述的形成有第三器件区b3的情况类似，在此不再赘述。
119.基于上述实施例描述的半导体器件的制作方法，本技术实施例还提供了一种半导体器件，包括：
120.衬底110，衬底110包括第一器件区a1和第二器件区a2；
121.位于第一器件区a1中的第一凹槽171，第一凹槽171具有在第一方向上的第一深度l1；
122.位于第一器件区a1中的第一停止层120和第二凹槽172，第二凹槽172延伸到第一停止层120，具有在第一方向上的第二深度l2；
123.其中，第一深度l1大于第二深度l2。
124.如图2d所示，为本发明第一实施例中形成的半导体结构的结构示意图，包括：衬底110、第一器件区a1和第二器件区a2、位于第一器件区a1中的第一凹槽171，以及位于第二器件区a2中第二凹槽172和第一停止层120。其中，第一凹槽171在第一方向(z方向)上具有第一深度l1，第二凹槽172延伸到第一停止层120，在第一方向(z方向)上具有第二深度l2，且第一深度l1大于第二深度l2。在本发明第一实施例中，通过在第二器件区a2形成有第一停止层120，以实现在第一器件区a1和第二器件区a2中分别形成了不同深度的隔离凹槽的同时，减少了工艺步骤又降低成本。
125.其中，第一器件区a1的掺杂状态与第二器件区a2的掺杂状态不同。
126.具体地，由于需要对第二器件区a2进行离子注入，以形成第一停止层120，因此，第二器件区a2的掺杂状态与第一器件区a1的掺杂状态不同。比如，第二器件区a2的离子的类型、掺杂浓度和分布情况不同。比如，相对于第一器件区a1，第二器件区a2可以在特定深度具有氧化物掺杂形成的第一停止层120。
127.在本发明第二实施例中，衬底，还包括：
128.第三器件区b3；
129.位于第三器件区b3中的第二停止层222；
130.位于第三器件区b3中的第三凹槽273，第三凹槽273延伸到第二停止层222，第三凹槽273具有在第一方向(z方向)上的第三深度l5；
131.其中，第一深度l3大于第三深度l5。
132.由上文可知，随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还需要形成有超低压(llv)器件区。不同于图2d所示的方案，如图4d所示，为本发明第二实施例中形成的半导体器件的结构示意图，包括：衬底210、第一器件区b1、第二器件区b2和第三器件区b3、位于第一器件区b1中的第一凹槽271、位于
第二器件区b2中第二凹槽272和第一停止层221，以及位于第三器件区b3中的第三凹槽273。其中，第一凹槽271、第二凹槽272和第三凹槽273在第一方向(z方向)上分别具有第一深度l3、第二深度l4和第三深度l5，第二深度l4和第二深度l5均小于第一深度l3。在本发明第二实施例中，通过在第二器件区b2和第三器件区b3分别形成第一停止层221和第二停止层222，以实现在第一器件区b1、第二器件区b2和第三器件区b3中分别形成了不同深度的隔离凹槽的同时，减少了工艺步骤又降低成本。其中，第二深度l4可以与第三深度l5一致。
133.此外，在本发明第二实施例中，第二深度l4与第三深度l5不同。
134.可以理解的是，当第二器件区b2与第三器件区b3的所需的凹槽深度不同时，可以通过控制离子注入的深度分别形成深度不同的第一停止层221和第二停止层222，以形成深度不同的第二凹槽272和第三凹槽273。
135.应当理解的是，本发明实施例中半导体器件的各个组成部分的结构和制作工艺可参考上述半导体器件的制作方法的实施例，此处不再赘述。
136.本技术实施例还提供了一种三维存储器，三维存储器包括阵列存储结构和外围电路，其中，外围电路包括由上述任一项的半导体器件的制作方法形成的半导体器件。
137.具体地，三维存储器(3d nand flash)包括阵列存储结构(array)和外围电路(periphery circuit)，上述任一项的半导体器件的制作方法形成的半导体器件位于外围电路中。其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体器件还可以应用于其它的微电子器件中，比如，非易失闪存(nor flash)等，具体不作限制。
138.本技术实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括由上述任一项的半导体器件的制作方法形成的半导体器件。
139.具体地，如图5所示，存储系统300包括控制器310和一个或多个三维存储器320，其中，三维存储器320包括一个或多个阵列存储结构321和外围电路322。存储系统300可通过控制器310与主机400通信，其中，控制器310可经由一个或多个三维存储器320中的通道连接到一个或多个三维存储器320。每个三维存储器320可以由控制器310经由三维存储器320中的通道来管理。
140.根据以上所述，本发明的实施例揭露了半导体器件、制作方法、三维存储器及存储系统，尤其所述的半导体器件的制作方法包括：提供衬底，衬底包括第一器件区和第二器件区；对第二器件区进行第一离子注入，以在第二器件区形成第一停止层；在第一器件区形成第一凹槽，第一凹槽具有在第一方向上的第一深度；在第二器件区形成第二凹槽，第二凹槽延伸到第一停止层，具有在第一方向上的第二深度；其中，第一深度大于第二深度。通过本发明的方法，在第一器件区和第二器件区形成了不同深度的凹槽的同时，减少了工艺步骤又降低成本。
141.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。