一种屏蔽栅沟槽MOSFET及其制作方法与流程

一种屏蔽栅沟槽mosfet及其制作方法
技术领域
1.本发明实施例涉及半导体技术领域，尤其涉及一种屏蔽栅沟槽mosfet及其制作方法。


背景技术：

2.现有技术中，屏蔽栅沟槽金属氧化物半导体场效应晶体管(split gate trench metal oxide semiconductor field effect transistor，sgt mosfet)是通过沟槽内形成屏蔽介质层(通常为氧化层)来实现电荷平衡，源漏击穿电压越高，需要的屏蔽介质层就越厚。然而，目前sgt器件的主流设计，为了获得更低的单位面积导通电阻，需要尽量缩小元胞尺寸，沟槽的宽度变得越来越小，从而在沟槽内很难形成厚的介质层，无法进一步提高源漏击穿电压，限制了sgt mosfet器件性能的提升。


技术实现要素：

3.本发明提供一种屏蔽栅沟槽mosfet及其制作方法，以实现n-外延层内部的电荷平衡，提高器件源漏的击穿电压，进而提升器件的性能。
4.根据本发明的一方面，提供了一种屏蔽栅沟槽mosfet，该屏蔽栅沟槽mosfet包括：
5.n+衬底；
6.设置于所述n+衬底一侧的n-外延层；
7.所述n-外延层内设置有屏蔽沟槽和p型掺杂层，所述屏蔽沟槽内设置有第一氧化层以及屏蔽多晶硅；其中，所述p型掺杂层为位于所述屏蔽沟槽的底部和侧壁的n-外延层掺杂后形成的膜层，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅之间。
8.可选地，屏蔽栅沟槽mosfet还包括：
9.设置于n+衬底远离所述n-外延层一侧的漏极金属层；
10.设置于所述n-外延层远离所述n+衬底一侧的n+源区和p-阱区，所述n+源区设置于所述p-阱区远离所述n+衬底的一侧；所述p-阱区设置有栅沟槽，所述栅沟槽贯穿所述n+源区和p-阱区延伸至所述n-外延层中；所述栅沟槽内设置有第二氧化层和多晶硅栅极，所述第二氧化层设置于所述栅沟槽和所述多晶硅栅极之间；
11.设置于所述n-外延层远离所述p-阱区一侧的介质层，设置于所述介质层远离所述n-外延层一侧的源极金属层，所述源极金属层分别与所述p-阱区和所述n+源区连接。
12.可选地，所述栅沟槽宽度包括0.5～2.5um，所述屏蔽沟槽宽度包括0.4～2.4um，所述栅沟槽深度包括0.6～1.5um，所述屏蔽沟槽深度包括1um～6um，所述p型掺杂层的厚度包括0.1～0.5um。
13.可选地，所述p型掺杂层的掺杂材料包括硼或铝。
14.根据本发明的另一方面，提供了一种屏蔽栅沟槽mosfet的制作方法，该制作方法包括：
15.提供一n+衬底；
16.在所述n+衬底一侧形成n-外延层；
17.在所述n-外延层内形成屏蔽沟槽，对位于所述屏蔽沟槽的底部和侧壁的n-外延层进行掺杂形成p型掺杂层；
18.在所述屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅；其中，所述第一氧化层设置于所述屏蔽沟槽和所述屏蔽多晶硅栅极之间。
19.可选地，在所述n-外延层形成屏蔽沟槽和位于所述屏蔽沟槽内的p型掺杂层，包括：
20.在所述n-外延层形成屏蔽沟槽；
21.沿第一方向、第二方向和第三方向分别对所述屏蔽沟槽的侧壁和底部进行p型杂质的注入；其中，所述第一方向、所述第二方向和所述第三方向不同；
22.进行高温退火处理形成p型掺杂层。
23.可选地，所述第一方向和所述第二方向与所述n-外延层法线之间的夹角大于0
°
，且小于或等于30
°
，所述第三方向与所述n-外延层法线平行。
24.可选地，所述p型杂质包括硼或铝，注入剂量包括10
12
～10
15
个/cm2，注入能量包括10kev～120kev。
25.可选地，在所述n-外延层形成屏蔽沟槽之前还包括：
26.在所述n-外延层形成栅沟槽；
27.在所述栅沟槽表面形成第三氧化层，其中，所述第三氧化层覆盖所述栅沟槽的侧壁和所述n-外延层远离所述n+衬底的表面；
28.在所述n-外延层形成屏蔽沟槽，包括：
29.刻蚀所述栅沟槽的底部形成所述屏蔽沟槽；
30.进行高温退火处理形成p型掺杂层之后还包括：去除所述第三氧化层；
31.在所述屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅之后还包括：
32.在所述栅沟槽内形成第二氧化层和多晶硅栅极，其中，所述第二氧化层设置于所述栅沟槽和所述多晶硅栅极之间；
33.对所述n-外延层远离所述衬底的一侧进行掺杂形成n+源区和p-阱区，所述n+源区设置于所述p-阱区远离所述n+衬底的一侧；
34.在所述n-外延层远离所述p-阱区的一侧形成介质层；
35.在所述介质层远离所述n-外延层的一侧形成源极金属层，所述源极金属层分别与所述p-阱区和所述n+源区连接；
36.在n+衬底远离所述n-外延层的一侧形成漏极金属层。
37.可选地，所述高温退火处理的温度包括800℃～1000℃。
38.本实施例的技术方案通过对屏蔽沟槽的底部和侧壁的n-外延层20进行掺杂形成p型掺杂层，解决了现有技术中因沟槽尺寸减小，沟槽内介质层厚度增加困难使得源漏击穿电压的提升受到限制的问题，不受沟槽尺寸缩小及沟槽内介质层厚度的限制，能够极大的提高器件源漏的击穿电压，从而在相同的击穿电压水平下达到提高n-外延层的掺杂浓度，减小单位面积导通电阻，实现n-外延层内部的电荷平衡，进而提升器件的性能。
39.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
40.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
41.图1是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的结构示意图；
42.图2是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制作方法的流程图；
43.图3是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制备方法中步骤s120对应的结构剖面图；
44.图4是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制备方法中步骤s130对应的结构剖面图；
45.图5是根据本发明实施例提供的沿第一方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图；
46.图6是根据本发明实施例提供的沿第二方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图；
47.图7是根据本发明实施例提供的沿第三方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图；
48.图8是根据本发明实施例提供的在n-外延层形成栅沟槽对应的结构剖面图；
49.图9是根据本发明实施例提供的在栅沟槽表面形成第三氧化层对应的结构剖面图；
50.图10是根据本发明实施例提供的刻蚀栅沟槽的底部形成屏蔽沟槽对应的结构剖面图。
具体实施方式
51.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
52.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
53.sgt mosfet因其优异的性能表现，在中低压功率器件领域得到了广泛的应用。相比于常规的mosfet，sgt结构具有电荷耦合效应，在垂直耗尽的基础上引入了水平耗尽，因此，采用相同掺杂浓度的外延规格，sgt mosfet相比普通的mos器件能够获得更高的源漏击
穿电压，即同样的击穿电压水平下，sgt器件可以采用掺杂浓度更高的外延，这有利于减小器件单位面积的导通电阻。
54.本发明实施例提供了一种屏蔽栅沟槽mosfet，图1是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的结构示意图，参考图1，该屏蔽栅沟槽mosfet包括：n+衬底10；设置于n+衬底10一侧的n-外延层20；n-外延层20内设置有屏蔽沟槽30和p型掺杂层203，屏蔽沟槽30内设置有第一氧化层31以及屏蔽多晶硅32；其中，p型掺杂层203为位于屏蔽沟槽30的底部和侧壁的n-外延层20掺杂后形成的膜层，第一氧化层31设置于屏蔽沟槽30和屏蔽多晶硅32之间。
55.其中，屏蔽多晶硅32可以作为场板来优化n-外延层20内的电场，从而提高n-外延层20内的掺杂浓度以降低其电阻，在相同击穿电压下获得比普通mosfet更低导通电阻；第一氧化层31以及屏蔽多晶硅32构成屏蔽栅结构，屏蔽栅结构可以有效降低控制栅极和漏极的正对面积，有效减小米勒电容，具有更高的输入电容/反向传输电容值，提高了器件栅极抗漏极电压振荡能力。
56.目前，现有技术为了获得更低的单位面积导通电阻，元胞尺寸、沟槽的宽度变得越来越小，从而沟槽内很难形成厚的介质层，无法进一步提高源漏击穿电压，限制了sgt mosfet器件性能的提升。本发明实施例中在屏蔽栅沟槽mosfet的n-外延层20中形成屏蔽沟槽30，通过对屏蔽沟槽30的底部和侧壁的n-外延层20采用离子注入工艺进行掺杂形成p型掺杂层203。p型掺杂层203具有电荷平衡的能力，可以改变n-外延层20内的电场分布，不受沟槽尺寸缩小及沟槽内介质层厚度的限制，可以降低导通损耗，可以获得更低的单位面积导通电阻，提高源漏击穿电压以及器件的性能。
57.需要说明的是图1仅示例性的示出了n-外延层20设置3个屏蔽沟槽30的情况，但本领域技术人员可知，并不限于3个屏蔽沟槽30，可以根据实际需要进行设置。
58.本实施例的技术方案通过对屏蔽沟槽的底部和侧壁的n-外延层20进行掺杂形成p型掺杂层，解决了现有技术中因沟槽尺寸减小，沟槽内介质层厚度增加困难使得源漏击穿电压的提升受到限制的问题，本实施例中的p型掺杂层不受沟槽尺寸缩小及沟槽内介质层厚度的限制，能够极大的提高器件源漏的击穿电压，从而在相同的击穿电压水平下达到提高n-外延层的掺杂浓度，减小单位面积导通电阻，实现n-外延层内部的电荷平衡，进而提升器件的性能。
59.继续参考图1，可选地，屏蔽栅沟槽mosfet还包括：设置于n+衬底10远离n-外延层20一侧的漏极金属层40；设置于n-外延层20远离n+衬底10一侧的n+源区201和p-阱区202，n+源区201设置于p-阱区202远离n+衬底10的一侧；p-阱区202设置有栅沟槽50，栅沟槽50贯穿n+源区201和p-阱区202延伸至n-外延层20中；栅沟槽50内设置有第二氧化层501和多晶硅栅极502，第二氧化层501设置于栅沟槽50和多晶硅栅极502之间；设置于n-外延层20远离p-阱区202一侧的介质层60，设置于介质层60远离n-外延层20一侧的源极金属层70，源极金属层70分别与p-阱区202和n+源区201连接。继续参考图1，可选地，栅沟槽50宽度包括0.5～2.5um，屏蔽沟槽30宽度包括0.4～2.4um，栅沟槽50深度包括0.6～1.5um，屏蔽沟槽30深度包括1um～6um，p型掺杂层203的厚度包括0.1～0.5um。
60.其中，栅沟槽50与屏蔽沟槽30的相对位置可分为上下结构和左右结构两种，为了降低器件制作工艺难度，本发明实施例主要采用上下结构。
61.具体的，栅沟槽50宽度可以为0.5～2.5um，深度可以为0.6～1.5um；屏蔽沟槽30宽度可以为0.4～2.4um，屏蔽沟槽30深度可以为1um～6um；采用上述宽度和深度范围时，既能降低工艺难度，简化器件制作流程，还可以使沟槽中的氧化层做到合适的厚度，减小元胞尺寸，减小器件体积。p型掺杂层203的厚度可以为0.1～0.5um，使得屏蔽沟槽30的尺寸范围较小，能够极大的提高器件的击穿电压。
62.当p型掺杂层203的厚度小于0.1um时，工艺复杂难以实现且平衡n-外延层内部的电荷能力较差；当p型掺杂层203的厚度大于0.5um时，影响屏蔽沟槽30内第一氧化层31的厚度、屏蔽沟槽30以及元胞尺寸。因此，p型掺杂层203的厚度为0.1～0.5um时，可降低工艺难度，具有较强平衡n-外延层内部电荷的能力，不会影响第一氧化层31的厚度，也不会增大屏蔽沟槽30的尺寸，使得元胞具有较小的尺寸。
63.继续参考图1，可选地，p型掺杂层203的掺杂材料包括硼或铝。
64.其中，n-外延层20轻度掺杂的离子为五价元素(磷或砷)，p型掺杂层203注入的离子可以为三价元素(硼或氟化硼)，还可以为铝。当p型掺杂层203的掺杂材料为硼或者铝时，形成p型掺杂层203的掺杂更加均匀，从而实现n-外延层20的电荷平衡，从而提高器件的源漏击穿电压。
65.本发明实施例提供了一种屏蔽栅沟槽mosfet的制作方法，图2是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制作方法的流程图，参考图2，该制作方法包括：
66.s110、提供一n+衬底。
67.其中，n+衬底的材料可以包括硅，主要通过直拉法或区熔法工艺制造。
68.s120、在n+衬底一侧形成n-外延层。
69.图3是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制备方法中步骤s120对应的结构剖面图，参考图3，在采用硅材料重掺形成的n+衬底10表面生长n-外延层20，n-外延层20的厚度根据器件所需源漏耐压制定，例如，厚度范围可以从5微米至20微米。
70.s130、在n-外延层内形成屏蔽沟槽，对位于屏蔽沟槽的底部和侧壁的n-外延层进行掺杂形成p型掺杂层。
71.图4是根据本发明实施例提供的一种屏蔽栅沟槽mosfet的制备方法中步骤s130对应的结构剖面图，参考图4，在n-外延层20中进行光刻、干法刻蚀，形成屏蔽沟槽30，然后对屏蔽沟槽30的底部和侧壁的n-外延层20进行p型杂质的注入用于形成p型掺杂层203。
72.s140、在屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅；其中，第一氧化层设置于屏蔽沟槽和屏蔽多晶硅栅极之间。
73.其中，第一氧化层的生长采用方法有高密度等离子体化学气相淀积法和热氧化法或者交错使用。
74.由于屏蔽栅沟槽mosfet的制作方法用于制作本发明任意实施例提供的屏蔽栅沟槽mosfet，通过对屏蔽沟槽的底部和侧壁的n-外延层进行掺杂形成p型掺杂层，不会影响屏蔽沟槽内的第一氧化层以及屏蔽多晶硅的空间，解决了现有技术中因沟槽尺寸减小，沟槽内介质层厚度增加困难使得源漏击穿电压的提升受到限制的问题，不受沟槽尺寸缩小及沟槽内介质层厚度的限制，能够极大的提高器件源漏的击穿电压，从而在相同的击穿电压水平下达到提高n-外延层的掺杂浓度，减小单位面积导通电阻，实现n-外延层内部的电荷平衡，进而提升器件的性能。
75.图5是根据本发明实施例提供的沿第一方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图，图6是根据本发明实施例提供的沿第二方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图，图7是根据本发明实施例提供的沿第三方向对屏蔽沟槽的侧壁和底部进行p型杂质注入对应的结构剖面图，参考图5-7，可选地，在n-外延层20形成屏蔽沟槽和位于屏蔽沟槽内的p型掺杂层，包括：
76.在n-外延层20形成屏蔽沟槽30；
77.沿第一方向1、第二方向2和第三方向3分别对屏蔽沟槽30的侧壁和底部进行p型杂质的注入；其中，第一方向1、第二方向2和第三方向3不同；
78.进行高温退火处理形成p型掺杂层。
79.其中，沿第一方向1、第二方向2和第三方向3分别对屏蔽沟槽30的侧壁和底部的n-外延层20进行p型杂质的注入，但注入会比较浅，初步形成的p型掺杂层会很窄，需要后续高温退火工艺进行推结，使得p型掺杂层更厚，使其具有更强的电荷平衡能力，并形成最终的屏蔽沟槽。
80.继续参考图5-7，可选地，第一方向1和第二方向2与n-外延层20法线之间的夹角大于0
°
，且小于或等于30
°
，第三方向3与n-外延层20法线平行。
81.具体的，第一方向1和第二方向2分别为左倾角、右倾角注入，第三方向3为正面垂直注入，通过采用正面和斜角的方式对屏蔽沟槽30的底部和侧壁的n-外延层20进行三次p型杂质注入形成p型掺杂层，有利于改善注入离子的分布均匀性，形成p型掺杂层的掺杂更加均匀，从而实现n-外延层20的电荷平衡，从而提高器件的源漏击穿电压。
82.因此，本发明实施例中的第一方向1和第二方向2注入p型杂质的角度是关键，可以使形成的p型掺杂层掺杂更加均匀。可以根据屏蔽沟槽30的深度、宽度及氧化层的厚度进行合理的调整，注入角度不同，可以调节屏蔽沟槽30周围的p型掺杂层的厚度，从而提升器件的源漏击穿电压。
83.可选地，p型杂质包括硼或铝，注入剂量包括10
12
～10
15
个/cm2，注入能量包括10kev～120kev。
84.其中，当p型杂质为硼或者铝时，当注入剂量为10
12
～10
15
个/cm2，注入能量为10kev～120kev时，形成的p型掺杂层的掺杂均匀性以及厚度最佳，不受沟槽尺寸缩小及沟槽内介质层厚度的限制，能够极大的提高器件源漏的击穿电压，进而提升器件的性能。
85.图8是根据本发明实施例提供的在n-外延层形成栅沟槽对应的结构剖面图，图9是根据本发明实施例提供的在栅沟槽表面形成第三氧化层对应的结构剖面图，图10是根据本发明实施例提供的刻蚀栅沟槽的底部形成屏蔽沟槽对应的结构剖面图，参考图8-10，可选地，在n-外延层形成屏蔽沟槽之前还包括：
86.在n-外延层20形成栅沟槽50；
87.在栅沟槽50表面形成第三氧化层503，其中，第三氧化层503覆盖栅沟槽50的侧壁和n-外延层20远离n+衬底10的表面；
88.在n-外延层20形成屏蔽沟槽30，包括：
89.刻蚀栅沟槽50的底部形成屏蔽沟槽30；
90.进行高温退火处理形成p型掺杂层之后还包括：去除第三氧化层503；
91.在屏蔽沟槽内形成第一氧化层以及屏蔽多晶硅之后还包括：
92.在栅沟槽内形成第二氧化层和多晶硅栅极，其中，第二氧化层设置于栅沟槽和多晶硅栅极之间；
93.对n-外延层远离衬底的一侧进行掺杂形成n+源区和p-阱区，n+源区设置于p-阱区远离n+衬底的一侧；
94.在n-外延层远离p-阱区的一侧形成介质层；
95.在介质层远离n-外延层的一侧形成源极金属层，源极金属层分别与p-阱区和n+源区连接；
96.在n+衬底远离n-外延层的一侧形成漏极金属层。
97.具体的，参考图8，在n-外延层20中进行光刻、干法刻蚀，形成栅沟槽50；参考图9，在栅沟槽50表面热生长形成第三氧化层503，进行光刻、干法刻蚀，去除栅沟槽50底部的第三氧化层503，保留栅沟槽50的侧壁和顶部的第三氧化层503，第三氧化层503的厚度可以为参考图10，在n-外延层20中，对栅沟槽50的底部进行光刻、干法刻蚀，形成屏蔽沟槽30，对屏蔽沟槽30的底部和侧壁的n-外延层20进行离子注入形成较薄的p型掺杂层，进行高温退火处理形成厚度适宜的p型掺杂层；最后去除栅沟槽50的侧壁和顶部的第三氧化层503，去除的方法可以是湿法刻蚀。
98.后续工艺步骤与常规的sgt mosfet器件相同，最终形成本发明实施例提供的完整器件结构。其中，第二氧化层的生长采用方法有高密度等离子体化学气相淀积法和热氧化法或者交错使用，多晶硅栅极的材料可以是多晶硅，其形成方法可以是化学气相沉积等。形成多晶硅栅极的过程为沉积多晶硅层，对沉积的多晶硅层进行平坦化和图形化处理，去除表面上多余的多晶硅层形成多晶硅栅极。采用离子注入工艺对n-外延层远离衬底的一侧进行掺杂形成n+源区和p-阱区。其中，n+源区为重掺杂，p-阱区为轻掺杂。
99.可选地，高温退火处理的温度包括800℃～1000℃。
100.其中，退火处理主要是指将材料曝露于高温一段很长时间后，然后再慢慢冷却的热处理制程。主要目的是释放应力、增加材料延展性和韧性、产生特殊显微结构等。当高温退火处理的温度为800℃～1000℃时，形成的p型掺杂层厚度最佳，具有较强的电荷平衡能力。
101.上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。