异形薄膜晶体管及阵列基板的制作方法

1.本技术涉及显示领域，具体涉及一种异形薄膜晶体管及阵列基板。


背景技术：

2.液晶显示器(liquid crystal display)是目前应用最广泛的显示器，其相对传统的crt显示器，具有机身薄、低功耗、低电压驱动等优点，液晶显示器的显示区域包括有多个像素区域，每一像素区域为由两条栅线及两条数据线限定的区域，其内设有作为开关组件的薄膜晶体管及像素电极。
3.如图1所示，液晶显示面板的阵列基板设有薄膜晶体管，薄膜晶体管包括栅极1、有源层2、漏极3和源极4，有源层2设于栅极1的上方，漏极3和源极4设于有源层2的上方，且漏极3和源极4分别与有源层2连接，其中，源极4和栅极1的重叠部分会产生寄生电容，寄生电容与馈入电压的关系如下：
[0004][0005]
其中，δv为馈入电压，c
gs
为源极4和栅极1产生的寄生电容，c
lc
为液晶显示面板的液晶层的两侧的电容，c
st
为存储电容，v
gh
为薄膜晶体管的开启电压，v
gl
为薄膜晶体管的关闭电压。
[0006]
由上述公式可以知道，寄生电容会影响馈入电压的大小。在制作阵列基板的过程中，由于制程偏差，源极4会左右偏移，如图1所示，当源极4向左偏移时，源极4与栅极1重叠的面积会增大，此时，寄生电容也会增大，根据上述公式，馈入电压也会增大，此时，液晶显示面板会出现交流电压成分，容易引起画面闪烁和残像问题。
[0007]
因此，亟需一种能够解决上述问题的技术方案。


技术实现要素：

[0008]
本技术实施例提供一种异形薄膜晶体管及阵列基板，可以解决阵列基板由于制程偏差而导致寄生电容变化的技术问题。
[0009]
本技术实施例提供一种异形薄膜晶体管，所述异形薄膜晶体管包括：
[0010]
第一栅部；
[0011]
第一补偿电极，位于所述第一栅部的一侧，所述第一补偿电极与所述第一栅部连接；
[0012]
第一源极，所述第一源极与所述第一栅部异层设置，所述第一源极与所述第一补偿电极异层设置，所述第一源极包括第一延伸部、第一源部和第二延伸部，所述第一延伸部与所述第一源部连接，所述第二延伸部与所述第一源部连接；所述第一延伸部的局部与所述第一栅部重叠设置；所述第二延伸部的局部与所述第一补偿电极重叠设置。
[0013]
此结构下，当由于制程而导致第一源极发生左右偏移时，第一栅部和第一补偿电极二者与第一源极重叠的总面积可以始终保持不变，从而解决由于制程偏差而导致寄生电
容变化的技术问题。
[0014]
可选的，在本技术的一些实施例中，所述第一延伸部的延伸方向和所述第二延伸部的延伸方向平行，且所述第一延伸部的延伸方向和所述第二延伸部的延伸方向相反。
[0015]
此结构下，第一源极的形状简单，易于制作，不会增加异形薄膜晶体管的制程难度。
[0016]
可选的，在本技术的一些实施例中，在与所述第一延伸部或所述第二延伸部的延伸方向垂直的方向上，所述第一延伸部的宽度和所述第二延伸部的宽度相等。
[0017]
此结构下，即使由于制程偏差而导致第一源极左右偏移，也能保证第一延伸部与第一栅部之间的重叠面积的变化值等于第二延伸部与第一补偿电极之间的重叠面积的变化值相等，使得异形薄膜晶体管的寄生电容保持不变。
[0018]
可选的，在本技术的一些实施例中，在所述第一延伸部或所述第二延伸部的延伸方向上，所述第一延伸部和所述第二延伸部至少部分重叠或者错开。
[0019]
此结构下，当第一延伸部在第一方向上和第二延伸部在第一方向上至少部分重叠时，可以缩小第一源极的占用空间，有利于异形薄膜晶体管的小型化设计；当第一延伸部和第二延伸部在第一方向上错开时，可以增加第一源极的面积，从而减小第一源极的接触电阻，减少能量损耗，改善异形薄膜晶体管的性能。
[0020]
可选的，在本技术的一些实施例中，所述异形薄膜晶体管还包括：
[0021]
第二补偿电极，与所述第一源极异层设置，所述第二补偿电极连接于所述第一栅部；
[0022]
第三补偿电极，与所述第一源极异层设置，所述第三补偿电极连接于所述第一栅部，所述第三补偿电极沿与所述第一延伸部或所述第二延伸部的延伸方向垂直的方向设于所述第二补偿电极的一侧，所述第一源部设于所述第二补偿电极和所述第三补偿电极之间；
[0023]
所述第一源极还包括第三延伸部和第四延伸部，所述第三延伸部连接于所述第一源部，所述第三延伸部的局部与所述第二补偿电极重叠设置；所述第四延伸部连接于所述第一源部，所述第四延伸部的局部与所述第三补偿电极重叠设置。
[0024]
此结构下，当由于制程而导致第一源极发生上下偏移时，第一栅部和第一补偿电极二者与第一源极重叠的总面积可以始终保持不变，第二补偿电极和第三补偿电极二者与第一源极重叠的总面积可以始终保持不变，从而解决由于制程偏差而导致寄生电容变化的技术问题。
[0025]
可选的，在本技术的一些实施例中，所述第三延伸部的延伸方向和所述第四延伸部的延伸方向平行，且所述第三延伸部的延伸方向和所述第四延伸部的延伸方向相反；所述第三延伸部的延伸方向与所述第一延伸部的延伸方向相交。
[0026]
此结构下，第一源极的形状简单，易于制作，不会增加异形薄膜晶体管的制程难度。
[0027]
可选的，在本技术的一些实施例中，所述第一延伸部设于所述第一补偿电极和所述第一栅部远离所述第一补偿电极的一侧的边缘之间，所述第二延伸部设于所述第一栅部和所述第一补偿电极远离所述第一栅部的一侧的边缘之间。
[0028]
此结构下，可以保证第一栅部和第一补偿电极二者与第一源极重叠的总面积可以
始终保持不变。
[0029]
本技术实施例还提供一种阵列基板，所述阵列基板包括如上所述的异形薄膜晶体管，所述阵列基板还包括栅线和数据线，所述第一栅部和所述第一补偿电极设于所述栅线的同侧，所述第一补偿电极沿所述栅线的延伸方向设于所述第一栅部的一侧，所述第一补偿电极通过所述栅线与所述第一栅部连接，所述数据线与所述第一源极连接。
[0030]
此结构下，当由于制程而导致第一源极发生左右偏移时，第一栅部和第一补偿电极二者与第一源极重叠的总面积可以始终保持不变，从而解决由于制程偏差而导致寄生电容变化的技术问题。
[0031]
可选的，在本技术的一些实施例中，所述阵列基板设有子像素区，所述子像素区包括第一区和第二区；
[0032]
所述阵列基板还包括第一像素电极和第二像素电极，所述第一像素电极对应所述第一区设置，所述第二像素电极对应所述第二区设置；
[0033]
所述阵列基板包括两个所述异形薄膜晶体管，两个所述异形薄膜晶体管分别为第一异形薄膜晶体管和第二异形薄膜晶体管，所述第一异形薄膜晶体管的第一源极和所述第二异形薄膜晶体管的第一源极分别电性连接于所述第一像素电极和所述第二像素电极。
[0034]
此结构下，通过第一异形薄膜晶体管单独控制驱动第一像素电极的电压，通过第二异形薄膜晶体管单独控制驱动第二像素电极的电压，如此设置，使得第一像素电极和第二像素电极的电压不同，有利于实现多畴显示。
[0035]
可选的，在本技术的一些实施例中，所述第一异形薄膜晶体管的第一栅部通过所述第二异形薄膜晶体管的第一栅部与所述栅线连接；所述第一异形薄膜晶体管的第一延伸部的延伸方向与所述第二异形薄膜晶体管的第一延伸部的延伸方向相交。
[0036]
此结构下，可以合理分配阵列基板的空间，第一异形薄膜晶体管和第二异形薄膜晶体管的结构紧凑，有利于提高开口率。
[0037]
本技术实施例采用一种异形薄膜晶体管及阵列基板，通过在第一栅部的一侧设置第一补偿电极，第一补偿电极与第一栅部连接，并使得第一源部设于第一栅部和第一补偿电极之间，第一源部朝第一栅部延伸形成第一延伸部，第一延伸部的局部与第一栅部重叠设置；第一源部朝第一补偿电极延伸形成第二延伸部，第二延伸部的局部与第一补偿电极重叠设置。当由于制程而导致第一源极发生左右偏移时，第一栅部和第一补偿电极二者与第一源极重叠的总面积可以始终保持不变，从而解决由于制程偏差而导致寄生电容变化的技术问题。
附图说明
[0038]
为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039]
图1是传统技术的阵列基板的结构示意图；
[0040]
图2是本技术实施例提供的第一种阵列基板的结构示意图；
[0041]
图3是本技术实施例提供的第二种阵列基板的结构示意图；
[0042]
图4是本技术实施例提供的第三种阵列基板的结构示意图；
[0043]
图5是第一种、第二种和第三种阵列基板的等效电路原理示意图；
[0044]
图6是本技术实施例提供的第四种阵列基板的结构示意图；
[0045]
图7是本技术实施例提供的第五种阵列基板的结构示意图；
[0046]
图8是本技术实施例提供的第六种阵列基板的结构示意图；
[0047]
图9是本技术实施例提供的第七种阵列基板的结构示意图；
[0048]
图10是第四种、第五种、第六种和第七种阵列基板的等效电路原理示意图；
[0049]
图11是本技术实施例提供的显示面板的结构示意图；
[0050]
图12是本技术实施例提供的显示装置的结构示意图。
具体实施方式
[0051]
下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本技术，并不用于限制本技术。在本技术中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
[0052]
本技术实施例提供一种异形薄膜晶体管及阵列基板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
[0053]
请参阅图2，本技术实施例提供一种阵列基板100，包括异形薄膜晶体管t1，异形薄膜晶体管t1包括第一栅部111和第一补偿电极112，第一补偿电极112位于第一栅部111的一侧，第一补偿电极112与第一栅部111连接，即第一补偿电极112与第一栅部111电性连接。
[0054]
在本技术实施例中，第一补偿电极112与第一栅部111间隔设置，第一补偿电极112与第一栅部111之间具有间隙，且第一补偿电极112和第一栅部111位于同一层结构中。当然，根据实际情况的选择和具体需求设置，第一补偿电极112和第一栅部111可以位于不同层的结构中，只要保证第一补偿电极112与第一栅部111连接，且第一补偿电极112和第一栅部111沿平行于阵列基板100的方向上具有间隙即可，在此不做唯一限定。
[0055]
具体的，异形薄膜晶体管t1还包括第一源极140，第一源极140与第一栅部111异层设置，第一源极140与第一补偿电极112异层设置，即第一栅部111和第一补偿电极112均与第一源极140位于不同层结构中。其中，第一源极140包括第一延伸部142、第一源部141和第二延伸部143，第一延伸部142与第一源部141连接，第二延伸部143与第一源部141连接，第一源部141位于第一栅部111和第一补偿电极112之间；第一延伸部142的局部与第一栅部111重叠设置；第二延伸部143的局部与第一补偿电极112重叠设置。在此实施例中，第一延伸部142设于第一源部141靠近第一栅部111的一侧，第二延伸部143设于第一源部141靠近第一补偿电极112的一侧。
[0056]
本技术实施例的阵列基板100中，通过在第一栅部111的一侧设置第一补偿电极112，第一补偿电极112与第一栅部111连接，并使得第一源部141设于第一栅部111和第一补偿电极112之间，第一源部141朝第一栅部111延伸形成第一延伸部142，第一延伸部142的局
部与第一栅部111重叠设置；第一源部141朝第一补偿电极112延伸形成第二延伸部143，第二延伸部143的局部与第一补偿电极112重叠设置。此结构下，异形薄膜晶体管t1的寄生电容等于第一延伸部142与第一栅部111之间的电容加上第二延伸部143与第一补偿电极112之间的电容。
[0057]
当由于制程而导致第一源极140向左偏移时，第一延伸部142与第一栅部111的重叠面积会增大，第一延伸部142与第一栅部111之间的电容会增大，第二延伸部143与第一补偿电极112之间的重叠面积会减小，第二延伸部143与第一补偿电极112之间的电容会减小，而第一延伸部142与第一栅部111之间的电容变化值等于第二延伸部143与第一补偿电极112之间的电容变化值，从而使得异形薄膜晶体管t1的寄生电容不变。同样地，当由于制程而导致第一源极140向右偏移时，异形薄膜晶体管t1的寄生电容也不变。因此，本技术的技术方案可以解决由于制程偏差而导致寄生电容增大的技术问题。
[0058]
具体的，第一延伸部142设于第一补偿电极112和第一栅部111远离第一补偿电极112的一侧的边缘之间，第二延伸部143设于第一栅部111和第一补偿电极112远离第一栅部111的一侧的边缘之间。优选的，在第一延伸部142的延伸方向上，第一延伸部142与第一栅部111远离第一补偿电极112的一侧的边缘之间具有间隙，同时，第二延伸部143与第一补偿电极112远离第一栅部111的一侧的边缘之间具有间隙。此结构下，可以保证第一栅部111和第一补偿电极112二者与第一源极140重叠的总面积可以始终保持不变。
[0059]
具体的，如图2所示，异形薄膜晶体管t1还包括第一有源层120和第一漏极130，第一有源层120与第一栅部111异层设置，第一有源层120与第一栅部111至少部分重叠设置。第一漏极130与第一栅部111异层设置，第一漏极130还与第一补偿电极112异层设置，第一漏极130和第一源极140分别与第一有源层120连接。
[0060]
在本技术实施例中，第一有源层120设于第一栅部111的上方，第一源极140和第一漏极130同层设置且设于第一有源层120的上方，当然，根据实际情况的选择和具体需求设置，第一栅部111、第一有源层120、第一源极140和第一漏极130的层叠顺序可以做适当修改，在此不做唯一限定。
[0061]
具体的，如图2所示，阵列基板100还包括第一像素电极p1，第一像素电极p1与第一源极140连接，具体来说，第一像素电极p1可以通过过孔与第一源极140的第一源部141连接，从而将电压传输至第一像素电极p1。
[0062]
具体的，如图2所示，阵列基板100还包括栅线sl和数据线dl，栅线sl与第一栅部111同层设置，数据线dl与第一源极140同层设置，栅线sl沿第一方向x延伸设置，数据线dl沿第二方向y延伸设置，第一方向x和第二方向y相交。在本技术实施例中，第一方向x和第二方向y可以呈垂直设置，当然，根据实际情况的选择和具体需求设置，第一方向x和第二方向y可以呈其他角度设置，在此不做唯一限定。在此实施例中，第一漏极130与数据线dl连接，即第一漏极130与数据线dl电性连接。
[0063]
具体的，如图2所示，第一栅部111和第一补偿电极112设于栅线sl的同侧，第一补偿电极112沿第一方向x设于第一栅部111的一侧，第一补偿电极112通过栅线sl与第一栅部111连接。此结构下，可以合理分配阵列基板100的空间，有利于实现异形薄膜晶体管t1的小型化设计。
[0064]
具体的，第一延伸部142和第二延伸部143均呈条状，其中，第一延伸部142的延伸
方向和第二延伸部143的延伸方向均平行于第一方向x，且第一延伸部142的延伸方向和第二延伸部143的延伸方向相反。此结构下，第一源极140的形状简单，易于制作，不会增加异形薄膜晶体管t1的制程难度。
[0065]
具体的，在第二方向y上，第一延伸部142的宽度和第二延伸部143的宽度相等。此结构下，即使由于制程偏差而导致第一源极140左右偏移，也能保证第一延伸部142与第一栅部111之间的重叠面积的变化值等于第二延伸部143与第一补偿电极112之间的重叠面积的变化值相等，使得异形薄膜晶体管t1的寄生电容保持不变。
[0066]
具体的，如图2所示，在第一方向x上，第一延伸部142和第二延伸部143完全重叠，即第一延伸部142位于第二延伸部143的延长线上。此结构下，可以缩小第一源极140的占用空间，有利于异形薄膜晶体管t1的小型化设计。当然，根据实际情况的选择和具体需求设置，在第一方向x上，第一延伸部142和第二延伸部143也可以部分重叠，在此不做唯一限定。
[0067]
在本技术的另一个实施例中，如图3所示，在第一方向x上，第一延伸部142和第二延伸部143错开，即第一延伸部142避让第二延伸部143的延长线设置。此结构下，可以增加第一源极140的面积，从而减小第一源极140的接触电阻，减少能量损耗，改善异形薄膜晶体管t1的性能。
[0068]
具体的，如图4所示，异形薄膜晶体管t1还包括第二补偿电极113，第二补偿电极113与第一源极140异层设置，第二补偿电极113连接于第一栅部111，具体来说，第二补偿电极113连接于栅线sl，第二补偿电极113通过栅线sl与第一栅部111连接。
[0069]
异形薄膜晶体管t1还包括第三补偿电极114，第三补偿电极114与第一源极140异层设置，第三补偿电极114连接于第一栅部111，第三补偿电极114沿第二方向y设于第二补偿电极113的一侧，第一源部141设于第二补偿电极113和第三补偿电极114之间。
[0070]
第一源极140还包括第三延伸部144和第四延伸部145，第三延伸部144连接于第一源部141，第三延伸部144的局部与第二补偿电极113重叠设置；第四延伸部145连接于第一源部141，第四延伸部145的局部与第三补偿电极114重叠设置。在此实施例中，第三延伸部144连接于第一源部141的靠近第二补偿电极113的一侧，第四延伸部145连接于第一源部141的靠近第三补偿电极114的一侧。
[0071]
本技术实施例的阵列基板100中，通过在第一源部141的靠近栅线sl的一侧设置第二补偿电极113，在第一源部141的背离栅线sl的一侧设置第三补偿电极114，从而使得第一源部141设于第二补偿电极113和第三补偿电极114之间。第一源部141朝第二补偿电极113延伸形成第三延伸部144，第三延伸部144的局部与第二补偿电极113重叠设置；第一源部141朝第三补偿电极114延伸形成第四延伸部145，第四延伸部145的局部与第三补偿电极114重叠设置。此结构下，第一延伸部142与第一栅部111之间的电容、第二延伸部143与第一补偿电极112之间的电容、第三延伸部144与第二补偿电极113之间的电容以及第四延伸部145与第三补偿电极114之间的电容的和为异形薄膜晶体管t1的寄生电容。
[0072]
当由于制程而导致第一源极140向上偏移时，第三延伸部144与第二补偿电极113的重叠面积会增大，第三延伸部144与第二补偿电极113之间的电容会增大，第四延伸部145与第三补偿电极114之间的重叠面积会减小，第四延伸部145与第三补偿电极114之间的电容会减小，而第三延伸部144与第二补偿电极113之间的电容变化值等于第四延伸部145与第三补偿电极114之间的电容变化值，从而使得异形薄膜晶体管t1的寄生电容不变。同样
地，当由于制程而导致第一源极140向下偏移时，异形薄膜晶体管t1的寄生电容也不变。因此，本技术的技术方案可以解决由于制程偏差而导致寄生电容增大的技术问题。
[0073]
具体的，如图4所示，第三延伸部144和第四延伸部145均呈条状，其中，第三延伸部144的延伸方向和第四延伸部145的延伸方向均平行于第二方向y，且第三延伸部144的延伸方向和第四延伸部145的延伸方向相反。此结构下，第一源极140的形状简单，易于制作，不会增加异形薄膜晶体管t1的制程难度。
[0074]
具体的，如图4所示，在第一方向x上，第三延伸部144的宽度和第四延伸部145的宽度相等。此结构下，即使由于制程偏差而导致第一源极140上下偏移，也能保证第三延伸部144与第二补偿电极113之间的重叠面积的变化值等于第四延伸部145与第三补偿电极114之间的重叠面积的变化值相等，使得异形薄膜晶体管t1的寄生电容保持不变。
[0075]
具体的，如图4所示，在第二方向y上，第三延伸部144和第四延伸部145完全重叠，即第三延伸部144位于第四延伸部145的延长线上。此结构下，可以缩小第一源极140的占用空间，有利于异形薄膜晶体管t1的小型化设计。当然，根据实际情况的选择和具体需求设置，在第二方向y上，第三延伸部144和第四延伸部145也可以部分重叠或者错开，在此不做唯一限定。
[0076]
图5为图2～图4所示的实施例的阵列基板100的等效电路原理示意图，当将上述阵列基板100应用于显示面板10时，数据信号由数据线dl传输至异形薄膜晶体管t1的第一漏极130，当开关信号由栅线sl传输至异形薄膜晶体管t1的第一栅部111时，数据信号由第一漏极130传输至第一源极140，第一源极140再将数据信号传输至第一像素电极p1，当第一像素电极p1与公共电极具有电压差时，可以驱动液晶偏转，从而显示画面。上述图2～图4所示的实施例的阵列基板100可以但不限于应用在四畴像素设计的阵列基板100。
[0077]
具体的，图6～图9为本技术实施例提供的第四种～第七种阵列基板100的结构示意图，图6～图9所示的阵列基板100的结构与图2～图4所示的阵列基板100的结构的区别主要在于：阵列基板100设有子像素区sp，子像素区sp包括第一区sp1和第二区sp2；阵列基板100还包括第二像素电极p2，第一像素电极p1对应第一区sp1设置，第一源极140连接于第一像素电极p1，第二像素电极p2对应第二区sp2设置；阵列基板100还包括次薄膜晶体管t2，次薄膜晶体管t2电性连接于第二像素电极p2。此结构下，通过异形薄膜晶体管t1单独控制驱动第一像素电极p1的电压，通过次薄膜晶体管t2单独控制驱动第二像素电极p2的电压，如此设置，使得第一像素电极p1和第二像素电极p2的电压不同，有利于实现多畴显示。
[0078]
具体的，如图6～图8所示，次薄膜晶体管t2包括第二栅部211和第二源极240，第二栅部211与第一栅部111同层设置，第二源极240与第一源极140同层设置，第二源极240的局部与第二栅部211，第二区sp2的寄生电容(次薄膜晶体管t2的寄生电容)即为第二栅部211与第二源极240之间的电容；而第一区sp1的寄生电容(异形薄膜晶体管t1的寄生电容)等于第一延伸部142与第一栅部111之间的电容加上第二延伸部143与第一补偿电极112之间的电容。由此可见，与第二区sp2的寄生电容相比，第一区sp1的寄生电容还多了第二延伸部143与第一补偿电极112之间的电容这一部分，这一部分可以起到补偿作用，以弥补第一区sp1的寄生电容与第二区sp2的寄生电容之间的电容差异，可以解决画面闪烁和残像问题。
[0079]
具体的，如图9所示，阵列基板100包括两个异形薄膜晶体管，两个异形薄膜晶体管分别为第一异形薄膜晶体管和第二异形薄膜晶体管，第一异形薄膜晶体管和第二异形薄膜
晶体管分别电性连接于第一像素电极和第二像素电极。为了便于说明，将第一异形薄膜晶体管命名为异形薄膜晶体管t1，将第二异形薄膜晶体管命名为次薄膜晶体管t2。次薄膜晶体管t2包括第二栅部211和第四补偿电极212，第二栅部211与栅线sl连接，第四补偿电极212位于第二栅部211的一侧，第四补偿电极212与第二栅部211连接，即第四补偿电极212与第二栅部211电性连接。在此实施例中，第一栅部111连接于第二栅部211，第一栅部111通过第二栅部211与栅线sl连接，即第一栅部111与第二栅部211为一体连接结构，第一栅部111和第二栅部211之间没有间隙，可以使得异形薄膜晶体管t1和次薄膜晶体管t2的结构更加紧凑，有利于小型化设计。
[0080]
在本技术实施例中，第二栅部211可以但不限于与第一栅部111同层设置，第二栅部211和第四补偿电极212间隔设置，第二栅部211和第四补偿电极212之间具有间隙，且第二栅部211和第四补偿电极212位于同一层结构中。当然，根据实际情况的选择和具体需求设置，第二栅部211和第四补偿电极212可以位于不同层的结构中，只要保证第二栅部211和第四补偿电极212连接，且第二栅部211和第四补偿电极212沿平行于阵列基板100的方向上具有间隙即可，在此不做唯一限定。
[0081]
具体的，阵列基板100还包括第二源极240，第二源极240与第二栅部211异层设置，第二源极240与第四补偿电极212异层设置，第二源极240包括第五延伸部242、第二源部241和第六延伸部243，第五延伸部242与第二源部241连接，第六延伸部243与第二源部241连接，第二源部241位于第二栅部211和第四补偿电极212之间；第五延伸部242的局部与第二栅部211重叠设置；第六延伸部243的局部与第四补偿电极212重叠设置。在此实施例中，第二源极240与第一源极140同层设置，第二源极240与第二像素电极p2连接。在此实施例中，第五延伸部242设于第二源部241的靠近第二栅部211的一侧，第六延伸部243位于第二源部241的靠近第四补偿电极212的一侧。
[0082]
本技术实施例的阵列基板100中，通过在第二栅部211的一侧设置第四补偿电极212，第四补偿电极212与第二栅部211连接，并使得第二源部241设于第二栅部211和第四补偿电极212之间，第二源部241朝第二栅部211延伸形成第五延伸部242，第五延伸部242的局部与第二栅部211重叠设置；第二源部241朝第四补偿电极212延伸形成第六延伸部243，第六延伸部243的局部与第四补偿电极212重叠设置。此结构下，次薄膜晶体管t2的寄生电容等于第五延伸部242与第二栅部211之间的电容加上第六延伸部243与第四补偿电极212之间的电容。
[0083]
当由于制程而导致第二源极240向下偏移时，第五延伸部242与第二栅部211的重叠面积会增大，第五延伸部242与第二栅部211之间的电容会增大，第六延伸部243与第四补偿电极212之间的重叠面积会减小，第六延伸部243与第四补偿电极212之间的电容会减小，而第五延伸部242与第二栅部211之间的电容变化值等于第六延伸部243与第四补偿电极212之间的电容变化值，从而使得次薄膜晶体管t2的寄生电容不变。同样地，当由于制程而导致第二源极240向上偏移时，次薄膜晶体管t2的寄生电容也不变。因此，本技术的技术方案可以解决由于制程偏差而导致寄生电容增大的技术问题。
[0084]
具体的，次薄膜晶体管t2还包括第二有源层220和第二漏极230，第二有源层220与第二栅部211异层设置，第二有源层220与第二栅部211至少部分重叠设置。第二漏极230与第二栅部211异层设置，第二漏极230还与第四补偿电极212异层设置，第二漏极230和第二
源极240分别与第二有源层220连接。在此实施例中，第一有源层120与第二有源层220连接，即第一有源层120与第二有源层220为一体连接结构，第一有源层120和第二有源层220之间没有间隙，可以使得异形薄膜晶体管t1和次薄膜晶体管t2的结构更加紧凑，有利于小型化设计。
[0085]
在本技术实施例中，第二有源层220与第一有源层120同层设置且设于第二栅部211的上方，第二源极240和第二漏极230同层设置且设于第二有源层220的上方，当然，根据实际情况的选择和具体需求设置，第二栅部211、第二有源层220、第二源极240和第二漏极230的层叠顺序可以做适当修改，在此不做唯一限定。
[0086]
具体的，第四补偿电极212沿第二方向y设于第二栅部211的一侧，此结构下，可以合理分配阵列基板100的空间，有利于实现次薄膜晶体管t2的小型化设计。
[0087]
具体的，第五延伸部242和第六延伸部243均呈条状，其中，第五延伸部242的延伸方向和第六延伸部243的延伸方向均平行于第二方向y，且第五延伸部242的延伸方向和第六延伸部243的延伸方向相反。此结构下，第二源极240的形状简单，易于制作，不会增加次薄膜晶体管t2的制程难度。
[0088]
具体的，在第一方向x上，第五延伸部242的宽度和第六延伸部243的宽度相等。此结构下，即使由于制程偏差而导致第二源极240上下偏移，也能保证第五延伸部242与第二栅部211之间的重叠面积的变化值等于第六延伸部243与第四补偿电极212之间的重叠面积的变化值相等，使得次薄膜晶体管t2的寄生电容保持不变。
[0089]
具体的，如图6所示，在第二方向y上，第五延伸部242和第六延伸部243完全重叠，即第五延伸部242位于地六延伸部的延长线上。此结构下，可以缩小第二源极240的占用空间，有利于次薄膜晶体管t2的小型化设计。当然，根据实际情况的选择和具体需求设置，在第二方向y上，第五延伸部242和第六延伸部243也可以部分重叠，在此不做唯一限定。
[0090]
在本技术的另一个实施例中，如图7所示，在第二方向y上，第五延伸部242和第六延伸部243错开，即第五延伸部242避让第六延伸部243的延长线设置。此结构下，可以增加第二源极240的面积，从而减小第二源极240的接触电阻，减少能量损耗，改善次薄膜晶体管t2的性能。
[0091]
具体的，如图9所示，次薄膜晶体管t2还包括第五补偿电极213和第六补偿电极214，第五补偿电极213与第二源极240异层设置，第二栅部211连接于第五补偿电极213，即第二栅部211电性连接于第五补偿电极213。第六补偿电极214与第二源极240异层设置，第二栅部211连接于第六补偿电极214，即第二栅部211电性连接于第六补偿电极214。第六补偿电极214沿第一方向x设于第五补偿电极213的一侧，第二源部241设于第五补偿电极213和第六补偿电极214之间。在此实施例中，第四补偿电极212通过第五补偿电极213和第六补偿电极214连接于第二栅部211。
[0092]
第二源极240还包括第七延伸部244和第八延伸部245，第七延伸部244连接于第二源部241，第七延伸部244的局部与第五补偿电极213重叠设置；第八延伸部245连接于第二源部241，第八延伸部245的局部与第六补偿电极214重叠设置。在此实施例中，第七延伸部244连接于第二源部241的靠近第五补偿电极213的一侧，第八延伸部245连接于第二源部241的靠近第六补偿电极214的一侧。
[0093]
本技术实施例的阵列基板100中，通过在第二源部241沿第一方向x的一侧设置第
五补偿电极213，在第二源部241的背离第五补偿电极213的一侧设置第六补偿电极214，从而使得第二源部241设于第五补偿电极213和第六补偿电极214之间。第二源部241朝第五补偿电极213延伸形成第七延伸部244，第七延伸部244的局部与第五补偿电极213重叠设置；第二源部241朝第六补偿电极214延伸形成第八延伸部245，第八延伸部245的局部与第六补偿电极214重叠设置。此结构下，第五延伸部242的局部与第二栅部211之间的电容、第六延伸部243与第四补偿电极212之间的电容、第七延伸部244与第五补偿电极213之间的电容以及第八延伸部245与第六补偿电极214之间的电容的和为次薄膜晶体管t2的寄生电容。
[0094]
当由于制程而导致第二源极240向左偏移时，第七延伸部244与第五补偿电极213的重叠面积会增大，第七延伸部244与第五补偿电极213之间的电容会增大，第八延伸部245与第六补偿电极214之间的重叠面积会减小，第八延伸部245与第六补偿电极214之间的电容会减小，而第七延伸部244与第五补偿电极213之间的电容变化值等于第八延伸部245与第六补偿电极214之间的电容变化值，从而使得次薄膜晶体管t2的寄生电容不变。同样地，当由于制程而导致第二源极240向右偏移时，次薄膜晶体管t2的寄生电容也不变。因此，本技术的技术方案可以解决由于制程偏差而导致寄生电容增大的技术问题。
[0095]
具体的，如图9所示，第七延伸部244和第八延伸部245均呈条状，其中，第七延伸部244的延伸方向和第八延伸部245的延伸方向均平行于第一方向x，且第七延伸部244的延伸方向和第八延伸部245的延伸方向相反。此结构下，第二源极240的形状简单，易于制作，不会增加次薄膜晶体管t2的制程难度。
[0096]
具体的，如图9所示，在第二方向y上，第七延伸部244的宽度和第八延伸部245的宽度相等。此结构下，即使由于制程偏差而导致第二源极240左右偏移，也能保证第七延伸部244与第五补偿电极213之间的重叠面积的变化值等于第八延伸部245与第六补偿电极214之间的重叠面积的变化值相等，使得次薄膜晶体管t2的寄生电容保持不变。
[0097]
具体的，如图9所示，在第一方向x上，第七延伸部244和第八延伸部245完全重叠，即第七延伸部244位于第八延伸部245的延长线上。此结构下，可以缩小第二源极240的占用空间，有利于次薄膜晶体管t2的小型化设计。当然，根据实际情况的选择和具体需求设置，在第一方向x上，第七延伸部244和第八延伸部245也可以部分重叠或者错开，在此不做唯一限定。
[0098]
可以理解的是，本技术实施例的次薄膜晶体管t2即为第二异形薄膜晶体管，次薄膜晶体管t2的第二栅部211、第四补偿电极212、第五补偿电极213、第六补偿电极214、第五延伸部242、第二源部241、第六延伸部243、第七延伸部244和第八延伸部245分别为第二异形薄膜晶体管的第一栅部、第一补偿电极、第二补偿电极、第三补偿电极、第一延伸部、第一源部、第二延伸部、第三延伸部和第四延伸部，第一异形薄膜晶体管的第一栅部通过第二异形薄膜晶体管的第一栅部与栅线连接；第一异形薄膜晶体管的第一延伸部的延伸方向与第二异形薄膜晶体管的第一延伸部的延伸方向相交。
[0099]
具体的，如图6～图9所示，阵列基板100还包括共享薄膜晶体管t3，共享薄膜晶体管t3包括第三栅部310、第三有源层320、第三漏极330和第三源极340，第三栅部310与栅线sl连接，第三有源层320设于第三栅部310的上方，第三漏极330和第三源极340设于第三有源层320的上方，且第三漏极330和第三源极340分别与第三有源层320连接。在此实施例中，第三源极340连接于第二像素电极p2。在此实施例中，第三栅部310连接于第一补偿电极
112，即第三栅部310与第一补偿电极112为一体连接结构，第三栅部310和第一补偿电极112之间没有间隙，可以使得异形薄膜晶体管t1和共享薄膜晶体管t3的结构更加紧凑，有利于小型化设计。
[0100]
图10为图6～图9所示的实施例的阵列基板100的等效电路原理示意图，当将上述阵列基板100应用于显示面板10时，数据信号由数据线dl传输至异形薄膜晶体管t1的第一漏极130，当开关信号由栅线sl传输至异形薄膜晶体管t1的第一栅部111时，数据信号由第一漏极130传输至第一源极140，第一源极140再将数据信号传输至第一像素电极p1，当第一像素电极p1与对应的公共电极具有电压差时，可以驱动第一区sp1的液晶偏转。
[0101]
数据信号由数据线dl传输至次薄膜晶体管t2的第二漏极230，当开关信号由栅线sl传输至次薄膜晶体管t2的第二栅部211时，数据信号由第二漏极230传输至第二源极240，第二源极240再将数据信号传输至第二像素电极p2；与此同时，共享薄膜晶体管当开关信号由栅线sl传输至共享薄膜晶体管t3的第三栅部310时，第二源极240将一部分数据信号分配给共享薄膜晶体管t3，共享薄膜晶体管t3可以起到分压作用，从而减小第二像素电极p2所受到的电压，使得第一像素电极p1与第二像素电极p2的电压不同，从而实现多畴显示。
[0102]
由此可见，第一像素电极p1所接收到的电压与第二像素电极p2所接收到的电压不同，有利于多畴显示。上述图6～图9所示的实施例的阵列基板100可以但不限于应用在八畴像素设计的阵列基板100。
[0103]
请参阅图11，本技术实施例还提供一种显示面板10，包括对侧基板200以及如上所述的阵列基板100，对侧基板200与阵列基板100相对设置。
[0104]
请参阅图12，本技术实施例还提供一种显示装置，包括背光模组20以及如上所述的显示面板10，背光模组20设于显示面板10的一侧。
[0105]
以上对本技术实施例所提供的一种异形薄膜晶体管及阵列基板进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。