半导体结构及其制备方法与流程

1.本发明涉及半导体制造技术领域，特别是涉及半导体结构及其制备方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于存储单元阵列外围的外围电路组成。每个存储单元通常包括字线结构、位线结构和电容器。字线结构上的字线电压能够控制晶体管的开启和关闭，从而通过位线结构能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.随着dram尺寸的缩小和外围核心电路的高性能需求，全环栅结构(gate all around，gaa)以及将电容做在晶圆背面的堆叠结构脱颖而出，受到了越来越多的重视。
4.然而，上述两种结构有一个共同缺点，那就是浮体效应(floating body effect)，晶体管中储存的电荷容易引起存储单元的信息丢失，而这也可能会引起历史效应(history effect)，即晶体管的阈值电压依赖它以前的状态进行工作。


技术实现要素：

5.基于此，有必要针对背景技术中指出的技术问题，提供一种半导体结构及其制备方法。
6.本技术的一个实施例公开了一种半导体结构，包括：衬底，包括阵列排布的有源区和隔开有源区的隔离结构；衬底具有相对的第一表面和第二表面；有源区包括源区、漏区和位于源区和漏区之间的沟道区；源区暴露于第一表面，漏区与源区不在同一表面；其中，源区包括在水平方向上分布的第一区域和第二区域，第一区域和第二区域具有不同掺杂类型。
7.上述半导体结构中，源区设置具有不同掺杂类型的第一区域和第二区域，可以将第一区域和沟道区、漏区共同组成晶体管结构，利用第二区域将晶体管结构积累的电荷释放，从而消除浮体效应和历史效应，提高晶体管结构的性能。
8.在其中一个实施例中，半导体结构还包括埋入式字线结构，位于衬底中靠近第一表面的一侧，嵌入第一区域中。
9.在其中一个实施例中，半导体结构还包括：位线结构，位于衬底的第一表面，与源区的第一区域电连接；导电材料层，位于位线结构相对的两侧，与源区的第二区域电连接。
10.上述半导体结构，利用导电材料层与第二区域的电连接关系，可以将晶体管结构中累积的电荷及时释放，避免产生浮体效应。
11.在其中一个实施例中，半导体结构还包括电容结构，位于衬底靠近第二表面的一侧，与漏区电连接。
12.上述半导体结构中，埋入式字线结构、位线结构和有源区位于衬底靠近第一表面的一侧，电容结构位于衬底靠近第二表面的一侧，晶体管结构和电容结构共用同一区域，降
低了单个dram单元占用的面积，提高了存储密度。
13.在其中一个实施例中，有源区中的沟道区垂直于第一表面或者第二表面。
14.在其中一个实施例中，漏区为n型重掺杂，第一区域为n型重掺杂，第二区域为p型重掺杂，沟道区为p型掺杂；或漏区为p型重掺杂，第一区域为p型重掺杂，第二区域为n型重掺杂，沟道区为n型掺杂。
15.在其中一个实施例中，埋入式字线结构包括：字线导电层和包覆字线导电层底部和侧壁的栅氧化层，字线导电层嵌入至有源区中的沟道区，栅氧化层将字线导电层与有源区分隔开；和字线介质层，覆盖字线导电层的顶部，字线介质层靠近第一表面的表面与第一表面齐平，并且暴露于衬底的第一表面。
16.在其中一个实施例中，漏区暴露于所述第二表面，直接与电容结构连接。
17.在其中一个实施例中，漏区未暴露于第二表面，衬底与电容结构之间还包括：节点接触结构，节点接触结构与漏区电连接；电容结构通过节点接触结构与有源区一一对应连接。
18.本技术的一个实施例还公开了一种半导体结构的制备方法，包括：提供衬底，衬底具有相对的第一表面和第二表面；于衬底中形成阵列排布的有源区和隔开有源区的隔离结构，有源区包括源区、漏区和位于源区和漏区之间的沟道区；其中，源区暴露于第一表面，源区包括在水平方向上分布的第一区域和第二区域，第一区域和第二区域具有不同掺杂类型；漏区与源区不在同一表面。
19.上述半导体结构的制备方法，通过在源区中形成具有不同掺杂类型的第一区域和第二区域，利用第一区域与沟道区、漏区形成晶体管结构，第二区域与晶体管结构电连接，第二区域可以与其他导电结构连接后将晶体管结构中积累的电荷释放，防止晶体管结构中的电荷积累而导致浮体效应和历史效应，从而改善器件性能。
20.在其中一个实施例中，半导体结构的制备方法还包括：于衬底中形成沿第一方向延伸的埋入式字线结构，埋入式字线结构位于衬底中靠近第一表面的一侧，嵌入第一区域中。
21.在其中一个实施例中，于衬底中形成沿第一方向延伸的埋入式字线结构，包括：于第一表面形成图案化掩膜层；基于图案化掩膜层在衬底中形成字线沟槽，字线沟槽与第一区域相交，且字线沟槽的底部延伸至沟道区；于字线沟槽中形成字线导电层和包覆字线导电层底部和侧壁的栅氧化层；形成字线介质层，以覆盖字线导电层的顶部。
22.在其中一个实施例中，形成埋入式字线结构之前，对源区和沟道区进行第一类型的掺杂；形成埋入式字线结构之后，对第一区域进行第二类型的重掺杂，对第二区域进行第一类型的重掺杂。
23.在其中一个实施例中，半导体结构的制备方法还包括：于第一表面上形成沿第二方向延伸的位线结构，位线结构与第一区域电连接，第二方向与第一方向相交；于位线结构相对的两侧形成导电材料层，导电材料层与第二区域电连接。
24.在其中一个实施例中，形成导电材料层之后，还包括：形成金属互连层，金属互连层覆盖位线结构和导电材料层；将所得结构键合至支撑基板，其中，金属互连层远离衬底的表面为键合面。
25.在其中一个实施例中，半导体结构的制备方法还包括：于衬底中靠近第二表面的
一侧形成节点接触结构，节点接触结构与漏区电连接；于第二表面形成若干阵列排布的电容结构，电容结构通过节点接触结构与有源区一一对应连接。
附图说明
26.为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
27.图1为本技术一实施例中半导体结构的制备方法的流程框图；
28.图2为本技术一实施例中衬底的截面结构示意图；
29.图3为本技术一实施例中于衬底中形成有源区和隔离结构后的半导体结构的俯视图；
30.图4为沿图3中aa’方向截取得到的截面结构示意图；
31.图5为本技术一实施例中对源区和沟道区进行第一类型的掺杂之后半导体结构的截面结构示意图；
32.图6为本技术一实施例中形成第一图案化掩膜层后半导体结构的截面结构示意图；
33.图7为本技术一实施例中形成字线沟槽后的半导体结构的截面结构示意图；
34.图8为本技术一实施例中形成字线导电层后的半导体结构的截面结构示意图；
35.图9为本技术一实施例中形成字线介质层后的半导体结构的截面结构示意图；
36.图10为本技术一实施例中形成埋入式字线结构50后的半导体结构的俯视图；
37.图11为本技术一实施例中对源区的第一区域和第二区域进行不同类型的掺杂后半导体结构的俯视图；
38.图12为沿图11中aa’方向截取得到的截面结构示意图；
39.图13为沿图11中bb’方向截取得到的截面结构示意图；
40.图14为本技术一实施例中形成位线结构后半导体结构的俯视图；
41.图15为沿图14中的aa’方向截取得到的截面结构示意图；
42.图16为沿图14中的bb’方向截取得到的截面结构示意图；
43.图17为本技术一实施例中形成位线介质层后半导体结构的截面结构示意图；
44.图18为本技术一实施例中形成导电材料层后半导体结构的截面结构示意图；
45.图19为本技术一实施例中形成金属互连层后半导体结构的截面结构示意图；
46.图20为本技术一实施例中将半导体结构键合至支撑基板后沿bb’方向的截面结构示意图；
47.图21为本技术一实施例中将半导体结构键合至支撑基板后后沿aa’方向的截面结构示意图；
48.图22为本技术一实施例中对背衬底进行减薄后的半导体结构的截面结构示意图；
49.图23为本技术一实施例中形成节点接触结构后半导体结构的截面结构示意图；
50.图24为本技术一实施例中形成电容结构后半导体结构的截面结构示意图；
51.图25为本技术一实施例中半导体结构的截面结构示意图；
52.图26为本技术一实施例中半导体结构的俯视图；
53.图27为本技术另一实施例中半导体结构的截面结构示意图；
54.图28为本技术又一实施例中半导体结构的截面结构示意图。
55.图29为本技术又一实施例中半导体结构的截面结构示意图。
56.附图标号说明：
57.10、衬底；11、第一表面；12、第二表面；20、有源区；21、源区；211、第一区域；212、第二区域；22、沟道区；23、漏区；30、隔离结构；41、第一图案化掩膜层；42、字线沟槽；50、埋入式字线结构；51、栅氧化层；52、字线导电层；53、字线介质层；60、位线结构；61、位线介质层；71、导电材料层；72、金属互连层；73、支撑基板；80、节点接触结构；90、电容结构；91、下电极；92、电容介质层；93、上电极。
具体实施方式
58.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
59.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
60.在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
61.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
62.随着dram尺寸的缩小和外围核心电路的高性能需求，全环栅结构(gate all around，gaa)以及将电容做在晶圆背面的堆叠结构脱颖而出，受到了越来越多的重视。然而，上述两种结构有一个共同缺点，那就是浮体效应(floating body effect)，晶体管中储存的电荷容易引起存储单元的信息丢失，而这也可能会引起历史效应(history effect)，即晶体管的阈值电压依赖它以前的状态进行工作。为了解决上述问题，本技术实施例公开了一种半导体结构及其制备方法。
63.如图1所示，本技术的一个实施例公开了一种半导体结构的制备方法，包括：
64.s10：提供衬底，所述衬底具有相对的第一表面和第二表面；
65.s20：于所述衬底中形成阵列排布的有源区和隔开所述有源区的隔离结构30，所述有源区包括源区、漏区和位于所述源区和所述漏区之间的沟道区；其中，所述源区暴露于所述第一表面，所述源区包括在水平方向上分布的第一区域和第二区域，所述第一区域和所述第二区域具有不同掺杂类型；漏区与源区不在同一表面。
66.在步骤s10中，衬底可以包括但不限于硅衬底或绝缘体上硅衬底(silicon-on-insulator，soi)。绝缘体上硅衬底包括顶层硅、背衬底以及顶层硅和背衬底之间的埋入式氧化层，本实施例以衬底为绝缘体上硅衬底进行说明。
67.示例地，如图2所示，衬底10具有相对的第一表面11和第二表面12。
68.在步骤s20中，于衬底10中形成隔离结构30，隔离结构30在衬底10中限定出多个有源区20(active area，aa)，多个有源区20可以呈错位阵列排布。示例地，如图3所示，有源区20可以彼此平行设置，一个有源区20的中心可以邻近于其相邻的另一有源区20的端部分。作为示例，隔离结构30可以是浅沟槽隔离结构(shallow trench isolation，sti)，形成浅沟槽隔离结构的材料可以包括氧化硅层。
69.沿图3中的aa’方向截取得到的截面结构示意图如图4所示，每个有源区20包括沿竖直方向排布的源区21、漏区23和位于源区21和漏区23之间的沟道区22。其中，沟道区22垂直于第一表面11或第二表面12，源区21暴露于第一表面11，漏区23位于绝缘体上硅衬底内部且远离第一表面11。
70.示例地，可以采用离子注入或者外延掺杂的方法形成漏区23、沟道区22以及源区21，其中，源区21具有不同掺杂类型的第一区域和第二区域。
71.在一些实施例中，漏区23为n型重掺杂，第一区域为n型重掺杂，第二区域为p型重掺杂，沟道区22为p型掺杂。源区21的第一区域、沟道区22和漏区23共同组成npn型晶体管，第二区域与该npn型晶体管电连接。
72.可选地，在一些其他实施例中，漏区23为p型重掺杂，第一区域为p型重掺杂，第二区域为n型重掺杂，沟道区22为n型掺杂。源区21的第一区域、沟道层22和漏区23共同组成pnp型晶体管，第二区域与该pnp型晶体管电连接。
73.上述半导体结构的制备方法，通过在源区中形成具有不同掺杂类型的第一区域和第二区域，可以在形成晶体管结构的同时，利用第二区域将晶体管结构中积累的电荷释放，防止晶体管结构中的电荷积累而导致浮体效应和历史效应，从而改善器件性能。
74.在一些实施例中，请参考图5至图9，半导体结构的制备方法还包括：
75.s30：于所述衬底中形成沿第一方向延伸的埋入式字线结构，埋入式字线结构位于所述衬底中靠近所述第一表面的一侧，嵌入所述第一区域中。
76.示例地，如图5所示，在一些实施例中，形成所述埋入式字线结构50之前，对所述源区21和所述沟道区22进行第一类型的掺杂，以于有源区20中形成第一类型的阱区。示例地，在本实施例中，衬底10为n型衬底，因此，第一类型可以为p型，有源区20中形成了p型阱区。
77.如图6至图9所示，形成埋入式字线结构50的步骤包括：
78.s31：于所述第一表面形成第一图案化掩膜层，如图6所示。
79.s32：基于所述第一图案化掩膜层在所述衬底中形成字线沟槽，所述字线沟槽与所述第一区域相交，且所述字线沟槽的底部延伸至所述沟道区，如图7所示。
80.s33：于所述字线沟槽中形成字线导电层和包覆所述字线导电层底部和侧壁的栅氧化层，如图8所示。
81.s34：形成字线介质层，以覆盖所述字线导电层的顶部，如图9所示。
82.在步骤s31中，如图6所示，第一图案化掩膜层41包括沿第一方向延伸的条状结构，其中，第一方向与图3中的aa’方向相同。相邻条状结构的间隙暴露出第一表面11。第一图案
化掩膜层41可用于定义埋入式字线结构50的尺寸和位置。
83.在步骤s32中，如图7所示，基于第一图案化掩膜层41对衬底10进行刻蚀，以形成字线沟槽42。字线沟槽42与源区21中的第一区域相交。第一区域可以理解为源区21中靠近字线沟槽42两侧的部分。
84.可选地，在一些实施例中，可以采用自对准双重图案工艺(self-aligned double patterning，sadp)或自对准四重图案工艺(self-aligned quadruple patterning，saqp)于衬底10中形成字线沟槽42。
85.在步骤s33中，栅氧化层51可以包括但不限于高介电常数材料层，例如氧化硅层或氮氧化硅层。示例地，可以采用化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺、原位水气生成工艺(in-situ steam generation，issg)或快速热氧化工艺(rapid thermal oxidation，rto)于字线沟槽42的底部和侧壁形成氧化硅层，以作为栅氧化层51。
86.示例地，栅氧化层51为氧化硅层，在形成栅氧化层51的过程中，容易在衬底10的第一表面11也形成氧化硅层，从而将源区21覆盖，对器件的导电性造成影响。因此，形成栅氧化层51之后，可以采用化学机械研磨工艺(cmp)或刻蚀工艺去除第一表面11的氧化硅层，以暴露出源区21。
87.示例地，字线导电层52可以是电阻率较小的金属层，例如例如ge(锗)、w(钨)、cu(铜)或au(金)。作为示例，可以采用沉积工艺在字线沟槽42中沉积金属材料以形成字线导电层52，字线导电层52填满字线沟槽42并覆盖第一表面11。
88.示例地，可以采用等离子体刻蚀工艺去除第一表面11上的字线导电层52，并降低字线沟槽42中的字线导电层52的厚度，得到如图8所示的结构。可选地，在一些实施例中，降低字线导电层52的厚度之后，可以采用湿法刻蚀工艺去除部分栅氧化层51，使得栅氧化层51的顶部低于第一表面11且高于字线导电层52的上表面。
89.可选地，在一些实施例中，可以采用各向异性等离子体刻蚀工艺沿水平方向刻蚀栅氧化层51，降低栅氧化层51的高度，使得栅氧化层51的顶部与字线导电层52的上表面齐平。通过利用各向异性等离子体刻蚀工艺对栅氧化层51进行刻蚀，可以将刻蚀方向主要集中在水平方向上，最大程度地降低在竖直方向上对栅氧化层51的刻蚀，使得栅氧化层51经过刻蚀之后与字线导电层52的上表面齐平。
90.在步骤s34中，字线介质层53例如可以是氮化硅层。可以采用原子层沉积工艺或化学气象沉积工艺形成字线介质层53，以覆盖字线导电层52和栅氧化层51。示例地，字线介质层53的上表面与第一表面11齐平，如图9所示。
91.形成埋入式字线结构50后，所得结构的俯视图如图10所示。
92.上述半导体结构的制备方法，通过在降低栅氧化层51的高度，可以确保字线介质层53同时覆盖字线导电层52和栅氧化层51，避免栅氧化层51暴露于第一表面11而被其他刻蚀工艺破坏，对埋入式字线结构50形成良好的保护作用。
93.在一些实施例中，形成所述埋入式字线结构50之后，对所述第一区域211进行第二类型的重掺杂，对所述第二区域212进行第一类型的重掺杂，得到如图11所示的结构。
94.图12为沿图11中的aa’方向截取得到的截面结构示意图，图13为沿图11中的bb’方向截取得到的截面结构示意图。根据图12和图13可知，第一区域211位于源区21中邻近埋入式字线结构50的位置，埋入式字线结构50穿过第一区域211；第二区域212位于源区21中远
离埋入式字线结构50的位置，埋入式字线结构50与第二区域212不相交。
95.示例地，在一些实施例中，衬底为n型衬底，第一类型为p型，第二类型为n型。因此在第一区域211形成n型重掺杂区，在第二区域212形成p型重掺杂区。第一区域211、沟道区22和漏区23共同组成npn型晶体管，第二区域212为p型重掺杂区，且第二区域212与该npn型晶体管电连接。
96.可选地，在一些其他实施例中，衬底为p型衬底，第一类型为n型，第二类型为p型。通过上述方法可以形成pnp型晶体管和具有n型重掺杂的第二区域212。
97.上述半导体结构的制备方法，在源区中形成具有不同掺杂类型的第一区域和第二区域，第一区域与沟道区、漏区形成晶体管结构，第二区域与晶体管结构电连接，第二区域可以与其他导电结构连接后将晶体管结构中积累的电荷释放，防止晶体管结构中的电荷积累而导致浮体效应和历史效应，从而改善器件性能。
98.在一些实施例中，如图14至图18所示，半导体结构的制备方法还包括：
99.s41：于所述第一表面上形成沿第二方向延伸的位线结构，所述位线结构与所述第一区域电连接，所述第二方向与所述第一方向相交；
100.s42：于所述位线结构相对的两侧形成导电材料层，所述导电材料层与所述第二区域电连接。
101.在步骤s41中，形成位线结构60的步骤包括：
102.s411:形成位线导电材料层，位线导电材料层覆盖第一表面11和埋入式字线结构50。
103.示例地，位线导电材料层包括金属层和金属阻挡层，金属阻挡层位于金属层和第一表面11之间。金属层例如可以是钨层，金属阻挡层例如可以是钛层或氮化钛层。金属阻挡层可以防止金属层和硅之间发生相互渗透。
104.s412：于位线导电材料层的上表面形成第二图案化掩膜层。
105.第二图案化掩膜层包括若干沿第二方向延伸的条状结构，条状结构间隔排布，相邻的条状结构之间暴露出位线导电材料层的上表面。
106.s413：基于第二图案化掩膜层刻蚀位线导电材料层，直至暴露出第一表面11，以形成位线结构60，位线结构60沿第二方向延伸，如图14所示。
107.图15为沿图14中的aa’方向截取到的截面结构示意图，图16为沿图14中的bb’方向截取到的截面结构示意图。结合图15和图16可知，位线结构60间隔排布于第一表面11上，沿第二方向延伸。位线结构60与源区21中的第一区域211电连接，位线结构60不与源区21的第二区域212接触。
108.在步骤s42中，于所述位线结构60相对的两侧形成导电材料层71，所述导电材料层71与所述第二区域212电连接，如图18所示。
109.示例地，在形成导电材料层71之前，于位线结构60的顶部和侧壁形成位线介质层61，如图17所示。位线介质层61可以包括但不限于氮化硅层、碳层、氧化硅层或氮氧化硅层。作为示例，可以先采用原子层沉积工艺或化学气象沉积工艺于位线结构60的顶部和侧壁形成位线介质层61。
110.在一些实施例中，位线结构60侧壁的位线介质层61覆盖第一区域211，暴露出第二区域212。
111.示例地，位线介质层61为氮化硅层。形成位线介质层61后，可以采用清洗工艺去除残留在第一表面11上的氮化硅层，防止残留的氮化硅层对第二区域212造成遮挡。
112.示例地，可以采用沉积工艺于位线结构60相对的两侧形成导电材料层71。当导电材料层71的上表面高于位线介质层61的上表面时，可以采用化学机械研磨工艺对导电材料层71进行研磨，使得导电材料层71的上表面与位线介质层61的上表面齐平，如图18所示。其中，导电材料层71可以包括但不限于铜层或钨层。
113.上述半导体结构的制备方法，通过在相邻的位线结构60之间形成导电材料层71，利用导电材料层71与第二区域212的电连接关系，可以将晶体管结构中累积的电荷及时释放，避免产生浮体效应。
114.在一些实施例中，如图19至图20所示，形成所述导电材料层71之后，还包括：
115.s51：形成金属互连层72，所述金属互连层72覆盖所述位线介质层61和所述导电材料层71，如图19所示。
116.s52：将所得结构键合至支撑基板73，其中，所述金属互连层72远离所述衬底10的表面为键合面，如图20所示。
117.金属互连层72与导电材料层71电连接，可以进一步将晶体管结构释放出的电荷通过金属互连层72传导至支撑基板73进行释放。此外，在本实施例中，通过将所得结构键合至支撑基板73，可以将所得结构固定在支撑基板73上，便于在衬底10靠近第二表面12的一侧制备电容。示例地，将所得结构键合至支撑基板73后，沿aa’方向截取得到的截面结构示意图如图21所示。
118.在一些实施例中，如图22至图24所示，半导体结构的制备方法还包括：
119.s61：于衬底中靠近第二表面的一侧形成节点接触结构，节点接触结构与漏区电连接；
120.s62：于第二表面形成若干阵列排布的电容结构，电容结构通过节点接触结构与有源区一一对应连接。
121.示例地，在形成节点接触结构之前，可以采用化学机械研磨工艺对绝缘体上硅衬底的背衬底部分进行研磨，直至暴露出绝缘体上硅衬底中的埋入式氧化层，如图22所示。
122.在步骤s61中，如图23所示，于埋入式氧化层中形成多个节点接触结构80，节点接触结构80贯穿埋入式氧化层，与有源区20中的漏区23电连接。示例地，节点接触结构80可以包括但不限于钨层。
123.在步骤s62中，如图24所示，于第二表面12形成若干阵列排布的电容结构90，电容结构90包括下电极91、上电极93和位于下电极91和上电极93之间的电容介质层92，其中，所示下电极91与节点接触结构80电连接。电容结构90通过节点接触结构80与有源区20一一对应连接。
124.上述半导体结构的制备方法，通过将埋入式字线结构50、位线结构60和有源区20设置在衬底10靠近第一表面11的一侧，将电容结构90设置在衬底10靠近第二表面12的一侧，晶体管结构和电容结构90共用同一区域，降低了单个dram单元占用的面积，提高了存储密度；并且，通过在源区设置具有不同掺杂类型的第一区域211和第二区域212，其中，第一区域211和沟道区22、漏区共同组成晶体管结构，利用第二区域212将晶体管结构积累的电荷通过导电材料层71进行释放，从而消除浮体效应和历史效应，提高晶体管结构的性能。
125.如图25所示，本技术的一个实施例公开了一种半导体结构，包括衬底10，衬底10包括阵列排布的有源区20和隔开所述有源区的隔离结构30；所述衬底10具有相对的第一表面11和第二表面12；所述有源区20包括源区21、漏区23和位于所述源区21和所述漏区23之间的沟道区22；所述源区21暴露于所述第一表面11，漏区23与源区21不在同一表面；其中，所述源区21包括在水平方向上分布的第一区域211和第二区域212，所述第一区域211和所述第二区域212具有不同掺杂类型。
126.上述半导体结构中，源区21设置具有不同掺杂类型的第一区域211和第二区域212，其中，第一区域211和沟道区22、漏区共同组成晶体管结构，利用第二区域212将晶体管结构积累的电荷释放，从而消除浮体效应和历史效应，提高晶体管结构的性能。
127.示例地，衬底10可以包括但不限于硅衬底或绝缘体上硅衬底(silicon-on-insulator，soi)。绝缘体上硅衬底包括顶层硅、背衬底以及顶层硅和背衬底之间的埋入式氧化层，本实施例中以绝缘体上硅衬底作为衬底10进行说明。示例地，隔离结构30可以是浅沟槽隔离结构(shallow trench isolation，sti)，形成浅沟槽隔离结构30的材料可以包括氧化硅层。浅沟槽隔离结构在衬底10中限定出多个有源区20(active area，aa)。
128.示例地，衬底10的俯视图如图26所示，多个有源区20可以呈错位阵列排布，有源区20彼此平行设置，一个有源区20的中心可以邻近于其相邻的另一有源区20的端部分。图25为沿图26中cc’方向截取得到的截面结构示意图。
129.请继续参考图25，每个有源区20包括沿竖直方向排布的源区21、漏区23和位于源区21和漏区23之间的沟道区22。沟道区22垂直于第一表面11或者第二表面12。示例地，源区21暴露于衬底10的第一表面11；漏区23位于绝缘体上硅衬底内部且远离第一表面11。
130.在一些实施例中，源区21中的第一区域211为n型重掺杂，第二区域212为p型重掺杂，漏区为n型重掺杂，沟道区22为p型掺杂。其中，第一区域211、沟道区22和漏区共同组成npn型晶体管，第二区域212与该npn型晶体管电连接。
131.在一些其他实施例中，源区21中的第一区域211为p型重掺杂，所述第二区域212为n型重掺杂，漏区23为p型重掺杂，所述沟道区22为n型掺杂。其中，第一区域211、沟道区22和漏区23共同组成pnp型晶体管，第二区域212与该pnp型晶体管电连接。
132.在一些实施例中，如图27所示，半导体结构还包括埋入式字线结构50，位于所述衬底中靠近所述第一表面的一侧，嵌入所述第一区域211中。
133.图27为沿图11中的cc’方向截取得到的截面结构示意图。如图27所示，所述埋入式字线结构50包括：字线导电层52和包覆所述字线导电层52底部和侧壁的栅氧化层51，所述字线导电层52嵌入至所述有源区20中的沟道区22，所述栅氧化层51将所述字线导电层52与所述有源区20分隔开；和字线介质层53，覆盖所述字线导电层52的顶部，所述字线介质层53靠近所述第一表面11的表面与所述第一表面11齐平，并且暴露于所述衬底10的第一表面11。
134.示例地，栅氧化层51可以包括但不限于高介电常数材料层，例如氧化硅层或氮氧化硅层。字线导电层52可以是电阻率较小的金属层，例如例如ge(锗)、w(钨)、cu(铜)或au(金)。字线介质层53例如可以是氮化硅层。字线介质层53将字线导电层52和栅氧化层51覆盖在衬底10内部，可以对字线导电层52和栅氧化层51形成良好的保护作用，提高器件稳定性。
135.在一些实施例中，如图14和图18所示，半导体结构还包括：位线结构60，位于所述衬底10的第一表面11，与所述源区21的第一区域211电连接；导电材料层71，位于所述位线结构60相对的两侧，与所述源区的第二区域212电连接。
136.通过在位线结构60相对的两侧设置与第二区域212电连接的导电材料层71，可以将晶体管结构中积累的电荷及时转移释放，避免电荷在晶体管结构中累积而产生浮体效应和历史效应。
137.示例地，图14为半导体结构的俯视图，图15为沿图14中的的aa’方向截取得到的截面结构示意图，根据图15可知，位线结构60与第一区域211电连接。图16为沿图14中的bb’方向截取得到的截面结构示意图，根据图16可知，位线结构60不经过第二区域212，第二区域212暴露于衬底10的第一表面11。
138.示例地，位线结构60可以包括金属层和金属阻挡层，金属阻挡层位于金属层和衬底10之间。金属层例如可以是钨层，金属阻挡层例如可以是钛层或氮化钛层。金属阻挡层可以防止金属层和硅之间发生相互渗透。
139.在一些实施例中，如图17所示，位线结构60的侧壁和顶部覆盖有位线介质层61，将位线结构60与外部隔开，对位线结构60形成绝缘保护作用。示例地，位线介质层61可以包括但不限于氮化硅层、碳层、氧化硅层或氮氧化硅层。
140.在一些实施例中，如图18所示，相邻位线结构60之间设置有导电材料层71，导电材料层71与第二区域212电连接。
141.导电材料层71覆盖第一表面11，与暴露于第一表面11的第二区域212电连接。示例地，导电材料层71与位线介质层61的上表面齐平。导电材料层71可以为电阻率较低的金属层，例如铜层或钨层。
142.通过设置与第二区域212电连接的导电材料层71，可以将晶体管结构中积累的电荷即时释放至导电材料层71；进一步地，还可以通过导电材料层71方便地将电荷传导至其他地方，避免电荷堆积。
143.在一些实施例中，如图28所示，半导体结构还包括：电容结构90，位于所述衬底10靠近第二表面12的一侧，与所述漏区23电连接。
144.示例地，漏区23暴露于第二表面12，直接与电容结构90连接。电容结构90包括下电极91、上电极93和位于下电极91和上电极93之间的电容介质层92。
145.在一些实施例中，如图29所示，衬底10与电容结构90之间还包括节点接触结构80，所述节点接触结构80与所述漏区23电连接；所述电容结构90通过所述节点接触结构80与所述有源区20一一对应连接。
146.示例地，节点接触结构80位于绝缘体上硅衬底的埋入式氧化层中。节点接触结构80贯穿埋入式氧化层，节点接触结构80的一端与有源区20中的漏区23电连接，另一端与电容结构90电连接。示例地，节点接触结构80可以包括但不限于钨层。
147.上述半导体结构中，埋入式字线结构50、位线结构60和有源区20位于衬底10靠近第一表面11的一侧，电容结构90位于衬底10靠近第二表面12的一侧，晶体管结构和电容结构90共用同一区域，降低了单个dram单元占用的面积，提高了存储密度；并且，源区中设置具有不同掺杂类型的第一区域211和第二区域212，其中，第一区域211和沟道区22、漏区共同组成晶体管结构，利用第二区域212可以将晶体管结构积累的电荷通过导电材料层71进
行释放，从而可以消除浮体效应和历史效应，提高晶体管结构的性能。
148.本技术的一个实施例还公开了一种半导体器件，包括上述任一实施例中的半导体结构。示例地，上述半导体器件可以为dram器件，dram器件的单元面积为4f2。上述半导体器件与传统的dram器件结构相比，具有更大的存储密度和导通电流，并且可以将晶体管结构中累积的电荷及时释放，消除了传统结构中存在的浮体效应和历史效应，提高了半导体器件的性能。
149.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段。这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
150.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
151.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。