半导体器件、其制作方法及存储系统与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件、其制作方法及存储系统。


背景技术：

2.近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器(3d nand flash)应运而生。三维存储器中形成有交替堆叠的多层数据存储单元，通过将平面结构转化为立体结构，以提高三维存储器的存储密度和集成度。三维存储器可支持在更小的空间内容纳更高存储容量，从而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
3.三维存储器通过交替层叠设置的栅极层和绝缘层形成堆叠结构。一般情况下，通过位于堆叠结构中的栅线缝隙结构将堆叠结构分割为多个存储区。然而，三维存储器因结构特征以及工艺影响，其良率和可靠性有待提升。


技术实现要素：

4.本发明提供一种半导体器件、其制作方法及存储系统，提高半导体器件的良率和可靠性。
5.为了解决上述问题，本发明提供了一种半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。
6.其中，半导体器件包括多个第一排伪沟道结构，多个第一排伪沟道结构沿第二方向上分布，第二方向为垂直于堆叠结构的堆叠方向，且第二方向与第一方向垂直。
7.其中，半导体器件，还包括：
8.衬底，衬底位于堆叠结构远离第一伪沟道切槽结构的一侧；
9.其中，第一伪沟道结构延伸至衬底中。
10.其中，第一伪沟道切槽结构穿过至少一层的栅极层和绝缘层。
11.其中，第一伪沟道切槽结构包括沿第一方向间隔分布的多个子伪沟道切槽结构，半导体器件，还包括：
12.顶部选择栅切槽结构，顶部选择栅切槽结构位于堆叠结构中，穿过至少一层的栅极层和绝缘层，通过顶部选择栅切槽结构连接多个子伪沟道切槽结构。
13.其中，第一伪沟道切槽结构在第三方向上的深度大于或等于顶部选择栅切槽结构
在第三方向上的深度，第三方向为平行于堆叠结构的堆叠方向。
14.其中，顶部选择栅切槽结构包括沿第一方向排列的多个子顶部选择栅切槽结构，通过多个子顶部选择栅切槽结构连接多个子伪沟道切槽结构。
15.其中，半导体器件，还包括：
16.衬底，衬底位于堆叠结构远离第一伪沟道切槽结构的一侧；
17.栅线缝隙结构，栅线缝隙结构沿第一方向延伸，栅线缝隙结构贯穿堆叠结构并延伸到衬底中，以将堆叠结构分割为若干部分。
18.其中，半导体器件，还包括：
19.衬底，衬底位于堆叠结构远离第一伪沟道切槽结构的一侧；
20.第二排伪沟道结构，第二排伪沟道结构位于至少两个沟道区域的外侧，且包括沿第一方向排列的多个第二伪沟道结构，各第二伪沟道结构贯穿堆叠结构；
21.第二伪沟道切槽结构，第二伪沟道切槽结构贯穿堆叠结构和第二伪沟道结构并延伸到衬底中，以将堆叠结构分割为若干部分。
22.为了解决上述问题，本发明实施例还提供了一种半导体器件的制作方法，包括：提供半导体结构，半导体结构包括堆叠层、设置于堆叠层中的多个沟道区域，以及位于两个沟道区域之间的第一排伪沟道孔，第一排伪沟道孔包括沿第一方向排列的多个第一伪沟道孔，各第一伪沟道孔贯穿堆叠层，堆叠层包括交替层叠设置的牺牲层和绝缘层；在堆叠层中形成第一伪沟道切槽，第一伪沟道切槽连通第一排伪沟道结构的多个第一伪沟道孔；通过第一伪沟道孔和第一伪沟道切槽将牺牲层置换成栅极层，以形成堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；分别填充第一排伪沟道孔和第一伪沟道切槽，以分别形成第一排伪沟道结构和第一伪沟道切槽结构。
23.其中，提供半导体结构的步骤还包括，形成多个子伪沟道切槽，第一伪沟道切槽包括沿第一方向间隔分布的多个子伪沟道切槽，在堆叠层中形成第一伪沟道切槽之前，还包括：
24.形成顶部选择栅切槽结构，顶部选择栅切槽结构位于堆叠层中，穿过至少一层的牺牲层和绝缘层，通过顶部选择栅切槽结构连接多个子伪沟道切槽。
25.其中，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠层，第一伪沟道孔中形成有牺牲材料，提供半导体结构的步骤，具体包括：
26.提供衬底；
27.在衬底上形成堆叠层，堆叠层包括交替堆叠设置的牺牲层和绝缘层；
28.在堆叠层中分别形成沟道孔和第一排伪沟道孔，沟道孔位于堆叠层的多个沟道区域中，沟道区域包括多个沟道孔，各沟道孔贯穿堆叠层，第一排伪沟道孔包括沿第一方向排列的第一伪沟道孔，各第一伪沟道孔贯穿堆叠层，第一方向为垂直于堆叠层的堆叠方向；
29.在沟道孔和第一排伪沟道孔中分别填充牺牲材料；
30.在第一排伪沟道孔上方形成遮蔽层，遮蔽层覆盖第一排伪沟道孔，且遮蔽层与沟道孔在衬底上的投影不交叠；
31.去除位于沟道孔中的牺牲材料；
32.去除遮蔽层；
33.填充沟道孔，以形成沟道结构。
34.其中，通过第一伪沟道孔和第一伪沟道切槽将牺牲层置换成栅极层，以形成堆叠结构，具体包括：
35.去除位于第一伪沟道孔中牺牲材料；
36.去除牺牲层，并在牺牲层的位置形成栅极层，以形成堆叠结构。
37.其中，在提供半导体结构之后，还包括：
38.在堆叠层中形成栅线缝隙，栅线缝隙沿第一方向延伸，栅线缝隙贯穿堆叠层并延伸到衬底中，以将堆叠层分割为若干部分；
39.填充栅线缝隙，以形成栅线缝隙结构。
40.其中，第一伪沟道切槽与栅线缝隙在同一工艺下形成。
41.其中，第一伪沟道切槽结构与栅线缝隙结构在同一工艺下形成。
42.其中，提供半导体结构的步骤还包括形成第二排伪沟道孔，第二排伪沟道孔位于至少两个沟道区域的外侧，且包括沿第一方向排列的多个第二伪沟道孔，各第二伪沟道孔贯穿堆叠层，在提供半导体结构之后，还包括：
43.在堆叠层中形成第二伪沟道切槽，第二伪沟道切槽贯穿堆叠层和第二排伪沟道孔并延伸到衬底中，以将堆叠层分割为若干部分；
44.分别填充第二排伪沟道孔和第二伪沟道切槽，以分别形成第二排伪沟道结构和第二伪沟道切槽结构。
45.其中，第一伪沟道切槽与第二伪沟道切槽在同一工艺下形成。
46.其中，第一伪沟道切槽结构与第二伪沟道切槽结构在同一工艺下形成。
47.为了解决上述问题，本发明实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括上述任一项的半导体器件。
48.本发明提供了一种半导体器件、其制作方法及存储系统，半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。通过本发明的半导体器件，提高器件的存储密度、良率和可靠性。
附图说明
49.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
50.图1为本发明第一实施例提供的半导体器件的制作方法流程图。
51.图2a为本发明第一实施例提供形成第一排伪沟道孔的结构示意图；
52.图2b为图2a中沿y1-y1的剖视图；
53.图3a为本发明第一实施例分别填充沟道孔和第一排伪沟道孔的结构示意图；
54.图3b为图3a中沿y1-y1的剖视图；
55.图4a为本发明第一实施例形成遮蔽层的结构示意图；
56.图4b为图4a中沿y1-y1的剖视图；
57.图5a为本发明第一实施例去除位于沟道孔中的牺牲材料的结构示意图；
58.图5b为图5a中沿y1-y1的剖视图；
59.图6a为本发明第一实施例形成沟道结构的结构示意图；
60.图6b为图6a中沿y1-y1的剖视图；
61.图7a为本发明第一实施例形成顶部选择栅切槽结构的结构示意图；
62.图7b为图7a中沿c1-c1的剖视图；
63.图7c为图7a中沿c2-c2的剖视图；
64.图7d为图7a中沿c3-c3的剖视图；
65.图7e为图7a中沿c4-c4的剖视图；
66.图8a为本发明第一实施例去除第一伪沟道孔中牺牲材料的结构示意图；
67.图8b为图8a中沿c1-c1的剖视图；
68.图8c为图8a中沿c2-c2的剖视图；
69.图8d为图8a中沿c3-c3的剖视图；
70.图8e为图8a中沿c4-c4的剖视图；
71.图9a为本发明第一实施例去除第一伪沟道孔中牺牲材料的结构示意图；
72.图9b为图9a中沿c1-c1的剖视图；
73.图9c为图9a中沿c2-c2的剖视图；
74.图9d为图9a中沿c3-c3的剖视图；
75.图9e为图9a中沿c4-c4的剖视图；
76.图10a为本发明第一实施例形成栅极层的结构示意图；
77.图10b为图10a中沿c1-c1的剖视图；
78.图10c为图10a中沿c2-c2的剖视图；
79.图10d为图10a中沿c3-c3的剖视图；
80.图10e为图10a中沿c4-c4的剖视图；
81.图11a为本发明第一实施例形成半导体器件的结构示意图；
82.图11b为图11a中沿c1-c1的剖视图；
83.图11c为图11a中沿c2-c2的剖视图；
84.图11d为图11a中沿c3-c3的剖视图；
85.图11e为图11a中沿c4-c4的剖视图；
86.图11f为图11a中沿c5-c5的剖视图；
87.图11g为图11a中沿c6-c6的剖视图；
88.图12a为本发明第二实施例形成第二排伪沟道孔的结构示意图；
89.图13a为本发明第二实施例形成半导体器件的结构示意图；
90.图13b为图13a中沿c5-c5的剖视图；
91.图13c为图13a中沿c6-c6的剖视图；
92.图14为本发明一些实施例中存储系统的示意框图。
具体实施方式
93.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
94.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
95.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
96.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
97.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
98.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
99.请参阅图1，为本发明第一实施例提供的半导体器件的制作方法的流程示意图，具体流程对照图2a至图11g的结构图，可以包括如下：
100.s101步骤：提供半导体结构(未在图中标序)，半导体结构包括衬底110、堆叠层120、设置于堆叠层120中的多个沟道区域a1，以及位于两个沟道区域a1之间的第一排伪沟道孔130，第一排伪沟道孔130包括沿第一方向(x方向)排列的多个第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120，堆叠层120包括交替层叠设置的牺牲层1211和绝缘层1212。
101.其中，各沟道区域a1包括多个沟道结构141，沟道结构141贯穿堆叠层120，第一伪沟道孔131中设置有牺牲材料，s101步骤：提供半导体结构的步骤，具体包括：
102.s1011步骤：提供衬底110；
103.s1012步骤：在衬底110上形成堆叠层120，堆叠层120包括交替堆叠设置的牺牲层1211和绝缘层1212；
104.s1013步骤：在堆叠层120中分别形成沟道孔140和第一排伪沟道孔130，沟道孔140位于堆叠层120的多个沟道区域a1中，沟道区域a1包括多个沟道孔140，各沟道孔140贯穿堆
叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120；
105.s1014步骤：在沟道孔140和第一排伪沟道孔130中分别填充牺牲材料；
106.s1015步骤：在第一排伪沟道孔130上方形成遮蔽层150，遮蔽层150覆盖第一排伪沟道孔130，且遮蔽层150与沟道孔140在衬底110上的投影不交叠；
107.s1016步骤：去除位于沟道孔140中的牺牲材料；
108.s1017步骤：去除遮蔽层150；
109.s1018步骤：填充沟道孔140，以形成沟道结构141。
110.此外，需要说明的是，图2a至图11g仅示出了与本发明实施例内容相关的结构，本发明的半导体器件可以进一步包括用于实现该器件的完整功能的其它组件和/或结构。
111.图2a和图2b显示s1011至s1013步骤形成的结构，包括：衬底110、在纵向(z方向)上设置的堆叠层120、设置于堆叠层120中的多个沟道区域a1，以及位于两个沟道区域a1之间的第一排伪沟道孔130，沟道区域a1包括多个沟道孔140，各沟道孔140贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120。
112.具体地，衬底110作为形成半导体器件的基础，可以为任意半导体材料的膜层，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在其它实施例中，该半导体衬底还可以为半导体层、或者包括其它元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
113.具体地，图2a和图2b所示的结构的具体形成过程可以是，在提供衬底110之后，首先，可以通过沉积工艺在衬底110上形成堆叠层120，堆叠层120包括交替层叠设置的牺牲层1211和绝缘层1212，牺牲层1211和绝缘层1212的层数可控，比如通过调节沉积工艺的参数形成需要层数的牺牲层1211和绝缘层1212。其中，绝缘层1212用于将多个牺牲层1211隔开，绝缘层1212的材料可以由氧化物，比如氧化硅(sio2)组成，而牺牲层1211的材料可以由氮化物，比如氮化硅(sin)组成。然后，可以通过光刻工艺(photo)、剪切工艺(trim)和刻蚀工艺(etch)等，形成以台阶的形式交替层叠设置的堆叠层120。最后，可以通过刻蚀工艺，比如干法刻蚀(dry etch)，在堆叠层120中分别形成沟道孔140和第一排伪沟道孔130，沟道孔140位于堆叠层120的多个沟道区域a1中，沟道区域a1包括多个沟道孔140，各沟道孔140贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120。其中，沟道孔140和第一排伪沟道孔130可以在同一工艺下形成。其中，多个沟道孔140可以呈矩阵排列。
114.此外，需要说明的是，沟道孔140可以是单堆栈(single deck)沟道孔，或者是双堆栈(dual deck)沟道孔，双堆栈沟道孔包括上沟道孔和下沟道孔，或者是多堆栈(multi deck)沟道孔。
115.图3a和图3b显示s1014步骤形成的结构，包括：衬底110、堆叠层120、多个沟道区域a1，以及位于两个沟道区域a1之间的第一排伪沟道孔130。其中，沟道孔140和第一排伪沟道孔130中填充有牺牲材料。
116.具体地，可以通过沉积工艺分别在沟道孔140和第一排伪沟道孔130中填充牺牲材料，以分别形成填充有牺牲材料的沟道孔140和第一排伪沟道孔130。其中，牺牲材料可以是
碳(carbon)或者多晶硅(poly)等。
117.图4a和图4b显示s1015步骤形成的结构，包括：衬底110、堆叠层120、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130，以及位于第一排伪沟道孔130上的遮蔽层150。其中，沟道孔140和第一排伪沟道孔130中填充有牺牲材料。
118.具体地，可以通过沉积工艺在第一排伪沟道孔130的上方形成遮蔽层150，遮蔽层150覆盖第一排伪沟道孔130，且遮蔽层150与沟道孔140在衬底110上的投影不交叠，即遮蔽层150覆盖第一排伪沟道孔130，并不覆盖沟道孔140。其中，遮蔽层150的材料与牺牲材料不同，遮蔽层150的材料可以为氧化物(sio2)或氮化物(sin)等。
119.图5a和图5b显示s1016步骤形成的结构，包括：衬底110、堆叠层120、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130，以及位于第一排伪沟道孔130上的遮蔽层150。其中，第一排伪沟道孔130中填充有牺牲材料。
120.具体地，可以通过半导体工艺去除位于沟道孔140中的牺牲材料，而第一排伪沟道孔130上方有覆盖第一伪沟道孔131的遮蔽层150，在去除沟道孔140中的牺牲材料时，保留第一排伪沟道孔130中的牺牲材料以及位于第一排伪沟道孔130上方的遮蔽层150。比如，当牺牲材料为碳时，可以通过灰化处理(ashing，又称之为等离子体干法去胶)，使得牺牲材料与灰化处理过程中的氧气反应，而去除掉位于沟道孔140中的牺牲材料。由于遮蔽层150的材料与牺牲材料不同，比如遮蔽层150的材料为氧化物或者氮化物，没有被灰化处理所去除，而保留下来。对应地，被遮蔽层150所覆盖的第一排伪沟道孔130中的牺牲材料同样被保留下来，即第一排伪沟道孔130中填充有牺牲材料。
121.此外，比如，当牺牲材料为多晶硅时，由于遮蔽层150与牺牲材料不同，可以通过湿法刻蚀(wet)，选取合适的刻蚀液，比如，刻蚀液可以与多晶硅反应，而几乎不与遮蔽层150的材料反应，从而去除位于沟道孔140中的牺牲材料，而保留遮蔽层150和位于遮蔽层150下方的第一伪沟道孔131中的牺牲材料。对于去除位于沟道孔140中的牺牲材料的工艺方式不作特别的限制，只要能实现去除位于沟道孔140中的牺牲材料，而保留遮蔽层150和位于遮蔽层150下方的第一伪沟道孔131中的牺牲材料即可。
122.另外，需要说明的是，在去除位于沟道孔140中的牺牲材料之后，可以去除位于第一排伪沟道孔130上方的遮蔽层150。
123.图6a和图6b显示s1017至s1018步骤形成的结构，包括：衬底110、堆叠层120、多个沟道区域a1、以及位于两个沟道区域a1之间的第一排伪沟道孔130，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120，第一排伪沟道孔130中填充有牺牲材料。其中，多个沟道结构141可以呈矩阵排列。
124.具体地，可以通过多次沉积工艺，依次在沟道孔140中沉积不同的材料，以在沟道孔140中在径向方向上由外向内依次形成阻挡层(blocking layer)、电荷俘获层(charge trapping layer)、隧穿层(tuneling layer)和沟道层(poly channel layer)。
125.一般情况下，在三维存储器中，阻挡层用于阻挡载流子(比如电子或空穴)的在电荷俘获层与栅极层1213(wl)运动，阻挡层的材料可以为氧化物，电荷俘获层在栅极叠层中起到存储电荷的作用，从而改变器件阈值电压，区分器件的擦除态及编程态，电荷俘获层的材料可以为氮化物(si3n4)，遂穿层的作用为遂穿编程和遂穿擦除提供可以实现遂穿的膜
层，遂穿层的材料可以为氧化物，沟道层用于为载流子在衬底110和遂穿层之间的运动提供路径，因此，沟道层的材料需要是导电材料，比如，多晶硅。
126.s102步骤：在堆叠层120中形成第一伪沟道切槽160，第一伪沟道切槽160连通第一排伪沟道孔130的多个第一伪沟道孔131。
127.其中，第一伪沟道切槽160包括沿第一方向(x方向)间隔分布的多个子伪沟道切槽161，在s102步骤：在堆叠层120中形成第一伪沟道切槽160之前，还包括：
128.在堆叠层120中形成顶部选择栅切槽结构170，顶部选择栅切槽结构170穿过至少一层的牺牲层1211和绝缘层1212，通过顶部选择栅切槽结构170连接多个子伪沟道切槽161。
129.图7a和图7e显示形成顶部选择栅切槽结构170的结构，包括：衬底110、堆叠层120、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130，以及位于堆叠层120中的顶部选择栅切槽结构170，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120。其中，第一排伪沟道孔130中填充有牺牲材料。
130.具体地，在执行完s1011至s1018步骤形成如图6a和图6b所示的半导体结构之后，可以通过刻蚀工艺，比如干法刻蚀(dry etch)，在堆叠层120中形成顶部选择栅切槽(top select gate，tsg cut)。在堆叠层120包括顶部选择栅叠层(top select gate，tsg)，顶部选择栅可以作为控制数据存储串(string)是否导通的选通晶体管。一般情况下，需要在顶部选择栅中形成顶部选择栅切槽(top select gate，tsg cut)，以将顶部选择栅叠层分隔成两个部分。在形成顶部选择栅切槽之后，可以对顶部选择栅切槽进行填充，以形成顶部选择栅切槽结构170。也即，形成顶部选择栅切槽结构170的形成过程包括：首先，在堆叠层中形成顶部选择栅切槽(未在图中示出)，其中，顶部选择栅切槽可以包括多个沿x方向间隔分布的子顶部选择栅切槽(未在图中示出)，各子顶部选择栅切槽在z方向上至少穿过一层牺牲层1211和绝缘层1212；然后，填充各子顶部选择栅切槽，最终形成顶部选择栅切槽结构170，其中，顶部选择栅切槽结构170包括多个沿x方向间隔分布的子顶部选择栅切槽结构171。其中，顶部选择栅切槽结构170的材料可以为氧化物，比如氧化硅。其中，为了通过顶部选择栅切槽结构170将顶部选择栅叠层分为若干个部分，顶部选择栅切槽结构170穿过至少一层的牺牲层1211和绝缘层1212。其中，顶部选择栅切槽结构170在z方向上的深度为h1。其中，顶部选择栅切槽结构170包括沿第一方向排列的多个子顶部选择栅切槽结构171，通过多个子顶部选择栅切槽结构171连接多个子伪沟道切槽结构162。其中，第一伪沟道切槽结构163在第三方向上的深度大于或等于顶部选择栅切槽结构170在第三方向上的深度，第三方向为平行于堆叠结构的堆叠方向。
131.图8a和图8e显示s102步骤形成第一伪沟道切槽160的结构，包括：衬底110、堆叠层120、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130、位于堆叠层120中的顶部选择栅切槽结构170以及第一伪沟道切槽160，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120。其中，第一排伪沟道孔130中填充有牺牲材料。其中，第一伪沟道切槽160沿方向延伸，连通第一排伪沟道孔130下方的多个第一伪沟道孔131。可以通过刻蚀工艺，在堆叠层120中形成第一伪沟道切槽160，第一伪沟道切槽160沿
方向延伸，连通第一排伪沟道孔130下方的多个第一伪沟道孔131。其中，第一伪沟道切槽160在z方向上的深度为h2。
132.其中，第一伪沟道切槽160包括沿第一方向(x方向)间隔分布的多个子伪沟道切槽161，通过顶部选择栅切槽结构170连接多个子伪沟道切槽161。
133.具体地，在相关技术中，三维存储器通过交替层叠设置的牺牲层1211和绝缘层1212形成堆叠层120。一般情况下，通过堆叠层120中的栅线缝隙(gate line slit)将堆叠层120分割为多个存储区(block)。栅线缝隙还用于后续将堆叠层120中的牺牲层1211置换成栅极层1213。为了在后续将牺牲层1211置换为栅极层1213时，堆叠层120不会因此而倒塌，还可以在存储区内形成一条或多条次栅线缝隙，用于对器件的结构进行强化。为了使位于同一存储区内的栅极层1213在缺口处电连接，位于同一存储区内的次栅线缝隙可在预定区域断开形成缺口(h-cut)。比如，次栅线缝隙包括断开的多条子栅线缝隙。
134.基于此，在本发明实施例中，通过形成第一伪沟道切槽160和第一排伪沟道孔130，代替相关技术中的次栅线缝隙。为了使位于同一存储区内的栅极层1213在缺口处电连接，对应地，第一伪沟道切槽160包括沿第一方向(x方向)间隔分布的多个子伪沟道切槽161，通过顶部选择栅切槽结构170连接多个子伪沟道切槽161。通过沿第一方向(x方向)间隔分布的多个子伪沟道切槽161，在对器件的结构进行强化的同时，使位于同一存储区内的栅极层1213在缺口处电连接。与此同时，通过顶部选择栅切槽结构170连接多个子伪沟道切槽161，即顶部选择栅切槽结构170与多个子伪沟道切槽161连通，或者顶部选择栅切槽结构170与多个子伪沟道切槽161在衬底110上的投影至少部分交叠，以通过顶部选择栅切槽结构170连接多个子伪沟道切槽161，实现将顶部选择栅分隔成两个部分。为了保证顶部选择栅切槽结构170与第一伪沟道切槽160共同作用，以将顶部选择栅叠层分隔成两个部分，第一伪沟道切槽160的深度h2大于或等于顶部选择栅切槽结构170的深度h1。
135.s103步骤：通过第一伪沟道孔131和第一伪沟道切槽160将牺牲层1211置换成栅极层1213，以形成堆叠结构121，堆叠结构121包括交替层叠设置的栅极层1213和绝缘层1212。
136.其中，s103步骤：通过第一伪沟道孔131和第一伪沟道切槽将牺牲层置换成栅极层，以形成堆叠结构，具体包括：
137.s1031步骤：去除位于第一伪沟道孔131中牺牲材料；
138.s1032步骤：去除牺牲层1211，并在牺牲层1211的位置形成栅极层1213，以形成堆叠结构121，堆叠结构121包括交替层叠设置的栅极层1213和绝缘层1212。
139.图9a和图9e显示s1031步骤形成的结构，包括：衬底110、堆叠层120、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130、位于堆叠层120中的第一伪沟道切槽160，以及位于堆叠层120中的顶部选择栅切槽结构170。可以通过半导体工艺去除位于第一排伪沟道孔130中的牺牲材料，比如，可以通过灰化处理或湿法刻蚀(wet)，去除位于第一排伪沟道孔130中各第一伪沟道孔131中的牺牲材料。
140.图10a和图10e显示s1032步骤形成的结构，包括：衬底110、堆叠结构121、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130、位于堆叠层120中的第一伪沟道切槽160，以及位于堆叠层120中的顶部选择栅切槽结构170，第一伪沟道切槽160连通第一排伪沟道孔130的多个第一伪沟道孔131，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，
各第一伪沟道孔131贯穿堆叠层120。可以通过湿法刻蚀(wet)去除牺牲层1211，再通过沉积工艺在牺牲层1211的位置形成栅极层1213，以形成堆叠结构121，堆叠结构121包括交替层叠设置的栅极层1213和绝缘层1212。其中，栅极层1213的材料为导电材料，比如钨(w)或者多晶硅(poly)等。
141.s104步骤：分别填充第一排伪沟道孔130和第一伪沟道切槽160，以分别形成第一排伪沟道结构132和第一伪沟道切槽结构163。
142.其中，半导体器件包括多个第一排伪沟道结构132，多个第一排伪沟道结构132沿第二方向(y方向)上分布，第二方向为垂直于堆叠结构121的堆叠方向，且第二方向与第一方向垂直。其中，第一伪沟道结构133延伸至衬底110中。其中，第一伪沟道切槽结构163穿过至少一层的栅极层1213和绝缘层1212。其中，第一伪沟道切槽结构163包括沿第一方向间隔分布的多个子伪沟道切槽结构162。
143.图11a至图11f显示s104步骤形成的结构，包括：衬底110、堆叠结构121、多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道结构132、第一排伪沟道结构132，以及顶部选择栅切槽结构170，第一排伪沟道结构132连通第一排伪沟道孔130的多个第一伪沟道结构133，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠层120，第一排伪沟道结构132包括沿第一方向(x方向)排列的第一伪沟道结构133，各第一伪沟道结构133贯穿堆叠结构121。
144.具体地，分别填充第一排伪沟道孔130和第一伪沟道切槽160，以分别形成第一排伪沟道结构132和第一伪沟道切槽结构163。其中，第一伪沟道切槽结构163和第一排伪沟道结构132的材料可以是介质层，比如氧化物或氮化物等。其中，形成第一排伪沟道结构132和第一伪沟道切槽结构163可以在同一工艺下形成，以进一步地减少工艺步骤和生产成本。
145.具体地，在相关技术中，三维存储器通过交替层叠设置的栅极层1213和绝缘层1212形成堆叠结构121。一般情况下，通过位于堆叠结构121中的栅线缝隙将堆叠结构121分割为多个存储区，位于同一存储区内的栅线缝隙可在预定区域断开形成缺口(h-cut)，使位于同一存储区的栅极层1213在缺口处电连接。随着堆叠结构121的层数越来越多，栅线缝隙在y方向上的宽度越来越大，导致器件的存储区在y方向上的尺寸越来越大，使得器件的集成度降低。与此同时，在形成位于同一存储区的次栅线缝隙时，断开的区域会影响刻蚀过程中聚合物(polymer)在顶部聚集，导致形成的次栅线缝隙顶部形成大头(big head)的形貌(profile)，而在底部形成尖锐的夹角(sharpness)的形貌。而当位于同一存储区内的次栅线缝隙的顶部形成大头的形貌时，容易与邻近的沟道结构(channel，ch)连通，导致编程速度缓慢(slow program，slpm)，从而影响器件的电学性能。而当位于同一存储区内的次栅线缝隙的底部形成尖锐角度的形貌时，底部的残留物，比如底部的钨(w)未能被完全清除，导致钨残留，从而引起漏电(leakage)问题，进而影响器件的电学性能。
146.另外，位于同一存储区内的栅线缝隙至少需要贯穿堆叠结构121，或者需要贯穿堆叠结构121并延伸到衬底110中。随着堆叠结构121的层数越来越多，栅线缝隙需要穿过更深的堆叠结构121，对应地，栅线缝隙在y方向的宽度需要更宽，才能保证形成栅线缝隙的深度至少贯穿堆叠结构121，或者贯穿堆叠结构121并延伸到衬底110中。
147.在本发明实施例中，通过形成第一排伪沟道孔130，并在第一排伪沟道孔130上形成第一伪沟道切槽160，代替位于同一存储区内的栅线缝隙，在一方面，由于形成多个第一
伪沟道孔131，可以对堆叠层120的结构进行强化，在另一方面，形成第一伪沟道切槽160仅贯穿部分的堆叠结构121，在z方向上的深度远小于栅线缝隙的深度，在形成在z方向深度较小的第一伪沟道切槽160时，第一伪沟道切槽160在y方向的宽度可以做的更窄一些，在一定程度上，可以缩小第一伪沟道切槽160在y方向上的宽度，减小器件的存储区在y方向上的尺寸，提高器件的存储密度。
148.此外，通过形成在z方向深度较小的第一伪沟道切槽160，以及多个第一伪沟道孔131，不需要形成在z方向深度较大的断口，可以避免在断口的区域形成顶部形成大头(big head)的形貌(profile)和底部形成尖锐的夹角(sharpness)的形貌，提高器件的电学性能。与此同时，通过形成在z方向深度较小的第一伪沟道切槽160，以及多个第一伪沟道孔131，消除在缺口(h-cut)薄弱点，以及对器件的结构进行强化，扩大了形成位于同一存储区内的栅线缝隙的工艺窗口，提高了器件的良率。
149.另外，一般情况下，将靠近位于同一存储区的栅线缝隙的沟道孔140称之为外排孔，而远离该栅线缝隙的沟道孔140称之为内排孔。一般情况下，外排孔由于靠近栅线缝隙，具有较多的空旷区域，而内排孔由于远离栅线缝隙，排列较为密集，空旷区域较少。外排孔和内排孔由于空旷区域的多少并不相同，空旷区域的多少会影响刻蚀形成外排孔和内排孔的聚合物的分布情况，导致外排孔和内排孔的刻蚀过程存在差异。而为了弥补外排孔和内排孔在刻蚀过程中的差异，一般情况下，外排孔的直径需要大于内排孔，以保证外排孔的深度与内排孔的深度相对应。通过形成第一排伪沟道孔130加第一伪沟道切槽160，靠近第一排伪沟道孔130的沟道孔140与远离第一排伪沟道孔130的沟道孔140都呈矩形阵列排布，没有了外排孔和内排孔的区别，进一步地减少了靠近第一排伪沟道孔130的沟道孔140的直径，减少了沟道孔140中的外排孔和内排孔的负载(reducech i/o loading)，进一步地提高了器件的存储密度。
150.根据以上所述，在本发明实施例中，通过形成第一排伪沟道孔130和第一伪沟道切槽160替代相关技术中的位于同一存储区内的次栅线缝隙，提高器件的存储密度、良率和可靠性。
151.其中，在s101步骤：提供半导体结构之后，还包括：
152.在堆叠层120中形成栅线缝隙180，栅线缝隙180沿第一方向(x方向)延伸，栅线缝隙180贯穿堆叠层120并延伸到衬底110中，以将堆叠层120分割为若干部分；
153.填充栅线缝隙180，以形成栅线缝隙结构181。
154.其中，第一伪沟道切槽160与栅线缝隙180在同一工艺下形成。
155.请参阅图8a和图8b，还可以在堆叠层120中形成栅线缝隙180，栅线缝隙180沿第一方向(x方向)延伸，栅线缝隙180贯穿堆叠层120并延伸到衬底110中，以将堆叠层120分割为若干部分。在形成栅线缝隙180之后，可以通过沉积工艺，填充栅线缝隙180，以形成栅线缝隙结构181。其中，在一些实施例中，可以依次在栅线缝隙180的内壁填充介电层和导电层，导电层延伸到衬底110中，与衬底110中的共源极连通。此时栅线缝隙结构181可以起连通衬底110中的共源极。其中，介质层的材料可以是氧化物，比如氧化硅或氧化铝，导电层的材料可以是钨或多晶硅等。其中，第一伪沟道切槽160与形成栅线缝隙180在同一工艺下形成，以达到形成栅线缝隙180又不额外增加成本的目的。
156.其中，第一伪沟道切槽结构163与栅线缝隙结构181在同一工艺下形成。
157.其中，可以在栅线缝隙180中填充介电层，以形成栅线缝隙结构181。当栅线缝隙结构181的材料与第一伪沟道结构133的材料一致时，第一伪沟道切槽结构163与栅线缝隙结构181在同一工艺下形成，以达到既减少工艺步骤又降低成本的目的。
158.在本发明第二实施例中，提供半导体结构的步骤还包括形成第二排伪沟道孔190，第二排伪沟道孔190位于至少两个沟道区域a1的外侧，且包括沿第一方向(x方向)排列的多个第二伪沟道孔191，各第二伪沟道孔191贯穿堆叠层120，在提供半导体结构之后，还包括：
159.在堆叠层120中形成第二伪沟道切槽(未在图中示出)，第二伪沟道切槽贯穿堆叠层120和第二排伪沟道孔190并延伸到衬底110中，以将堆叠层120分割为若干部分；
160.分别填充第二排伪沟道孔190和第二伪沟道切槽，以分别形成第二排伪沟道结构194和第二伪沟道切槽结构193。
161.图12a显示本发明第二实施例形成第二排伪沟道孔190的结构，包括：衬底110、在纵向(z方向)上设置的堆叠层120、设置于堆叠层120中的多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道孔130，以及位于至少两个沟道区域a1的外侧的第二排伪沟道孔190，沟道区域a1包括多个沟道孔140，各沟道孔140贯穿堆叠层120，第一排伪沟道孔130包括沿第一方向(x方向)排列的第一伪沟道孔131，各第一伪沟道孔131贯穿堆叠层120，第二排伪沟道孔190包括沿第一方向(x方向)排列的第二伪沟道孔191，各第二伪沟道孔191贯穿堆叠层120。在形成第一排伪沟道孔130的工艺下，可以在堆叠层120中形成第二排伪沟道孔190，第二排伪沟道孔190位于至少两个沟道区域a1的外侧，且包括沿第一方向(x方向)排列的多个第二伪沟道孔191，各第二伪沟道孔191贯穿堆叠层120。
162.图13a至13c显示形成第二排伪沟道结构194的结构，包括：衬底110、在纵向(z方向)上设置的堆叠结构121、设置于堆叠结构121中的多个沟道区域a1、位于两个沟道区域a1之间的第一排伪沟道结构132，以及位于至少两个沟道区域a1的外侧的第二排伪沟道结构194，沟道区域a1包括多个沟道结构141，各沟道结构141贯穿堆叠结构121，第一排伪沟道结构132包括沿第一方向(x方向)排列的第一伪沟道结构133，各第一伪沟道结构133贯穿堆叠结构121，第二排伪沟道结构194包括沿第一方向(x方向)排列的第二伪沟道结构192，各第二伪沟道结构192穿堆叠结构121。
163.具体地，与形成第一伪沟道切槽160的方法类似，在形成第二排伪沟道孔190之后，可以在堆叠层120中形成第二伪沟道切槽(未在图中示出)，第二伪沟道切槽贯穿堆叠层120和第二排伪沟道孔190并延伸到衬底110中，以将堆叠层120分割为若干部分。然后，分别填充第二排伪沟道孔190和第二伪沟道切槽，以分别形成第二排伪沟道结构194和第二伪沟道切槽结构193。其中，第一伪沟道切槽160与第二伪沟道切槽在同一工艺下形成。此外，在形成第一排伪沟道结构132和第二排伪沟道结构194之前，通过第一伪沟道切槽160、第一排伪沟道孔130、第二伪沟道切槽和第二排伪沟道孔190，实现将堆叠层120中的牺牲层1211置换成栅极层1213，以形成堆叠结构121。
164.此外，需要说明的是，图12a、图13a至13c仅示出了与本发明实施例内容相关的结构，本发明的半导体器件可以进一步包括用于实现该器件的完整功能的其它组件和/或结构。
165.其中，第一伪沟道切槽结构163与第二伪沟道切槽结构193在同一工艺下形成。
166.具体地，在形成第一伪沟道切槽160和第二伪沟道切槽之后，可以通过沉积工艺，
分别填充第一伪沟道切槽160和第二伪沟道切槽，以分别形成第一伪沟道切槽结构163和第二伪沟道切槽结构193。即第一伪沟道切槽结构163与第二伪沟道切槽结构193在同一工艺下形成，以减少工艺步骤和生产成本。
167.具体地，由上文可知，在相关技术中，三维存储器通过交替层叠设置的栅极层1213和绝缘层1212形成堆叠结构121。一般情况下，通过位于堆叠结构121中的栅线缝隙180将堆叠结构121分割为多个存储区。随着堆叠结构121的层数越来越多，栅线缝隙180在y方向上的宽度越来越大，导致器件的存储单元在y方向上的尺寸越来越大，使得器件的集成度降低。在本发明第二实施例中，通过形成第二排伪沟道孔190和第二伪沟道切槽替代相关技术中的用于将堆叠结构121分割为多个存储区的栅线缝隙180，通过在已经形成的第二排伪沟道孔190上形成第二伪沟道切槽，使得形成第二伪沟道切槽时所需要去除的堆叠层120更少，在一定程度上，可以改善相关技术中由于刻蚀栅线缝隙180的深度较大，需要更多的宽度以保证实现一定的深度的问题，从而减少第二伪沟道切槽在y方向的宽度，提高器件的存储密度、良率和可靠性。
168.基于上述本发明实施例的半导体器件的制作方法，本发明实施例还提供了一种半导体器件，包括：堆叠结构121，堆叠结构121包括交替层叠设置的栅极层1213和绝缘层1212；设置于堆叠结构121中的多个沟道区域a1，各沟道区域a1包括多个沟道结构141，沟道结构141贯穿堆叠结构121；第一排伪沟道结构132，第一排伪沟道结构132位于两个沟道区域a1之间，且包括沿第一方向(x方向)排列的多个第一伪沟道结构133，各第一伪沟道结构133贯穿堆叠结构121，第一方向(x方向)为垂直于堆叠结构121的堆叠方向；第一伪沟道切槽结构163，第一伪沟道切槽结构163位于堆叠结构121中，且连通第一排伪沟道结构132的多个第一伪沟道结构133。
169.根据以上所述，在本发明实施例中，通过形成第一排伪沟道孔130和第一伪沟道切槽160替代相关技术中的位于同一存储区内的栅线缝隙，提高器件的存储密度、良率和可靠性。
170.其中，第一伪沟道切槽结构163包括沿第一方向(x方向)间隔分布的多个子伪沟道切槽结构162。
171.其中，第一伪沟道切槽结构163穿过至少一层的栅极层1213和绝缘层1212。
172.其中，半导体器件包括多个第一排伪沟道结构132，多个第一排伪沟道结构132沿第二方向(y方向)上分布，第二方向为垂直于堆叠结构121的堆叠方向，且第二方向与第一方向垂直。
173.其中，第一伪沟道切槽结构163包括沿第一方向(x方向)间隔分布的多个子伪沟道切槽结构162。其中，半导体器件，还包括：
174.顶部选择栅切槽结构170，顶部选择栅切槽结构170位于堆叠结构121中，穿过至少一层的栅极层1213和绝缘层1212，通过顶部选择栅切槽结构170连接多个子伪沟道切槽161结构。
175.其中，顶部选择栅切槽结构170包括沿第一方向排列的多个子顶部选择栅切槽结构171，通过多个子顶部选择栅切槽结构171连接多个子伪沟道切槽结构162。其中，第一伪沟道切槽结构163在第三方向上的深度大于或等于顶部选择栅切槽结构170在第三方向上的深度，第三方向为平行于堆叠结构的堆叠方向。
176.其中，半导体器件，还包括：
177.衬底110，衬底110位于堆叠结构121远离第一伪沟道切槽结构163的一侧；
178.栅线缝隙结构181，栅线缝隙结构181沿第一方向(x方向)延伸，栅线缝隙结构181贯穿堆叠结构121并延伸到衬底110中，以将堆叠结构121分割为若干部分。
179.其中，第一伪沟道结构133延伸至衬底110中。
180.在本发明第一实施例中，通过形成第一排伪沟道孔130和第一伪沟道切槽160替代相关技术中的位于同一存储区内的栅线缝隙，提高器件的存储密度、良率和可靠性。与此同时，在形成第一伪沟道切槽160的工艺下，形成栅线缝隙180，可以通过栅线缝隙180实现将堆叠层120中的牺牲层1211置换成栅极层1213，以形成堆叠结构121。
181.应当理解的是，本发明实施例中半导体器件各个组成部分的结构和制作工艺可参考上述半导体器件的制作方法实施例，此处不再赘述。
182.在本发明第二实施例中，半导体器件，还包括：
183.衬底110，衬底110位于堆叠结构121远离第一伪沟道切槽结构163的一侧；
184.第二排伪沟道结构194，第二排伪沟道结构194位于至少两个沟道区域a1的外侧，且包括沿第一方向(x方向)排列的多个第二伪沟道结构192，各第二伪沟道结构192贯穿堆叠结构121；
185.第二伪沟道切槽结构193，第二伪沟道切槽结构193贯穿堆叠结构121和第二伪沟道结构192并延伸到衬底110中，以将堆叠结构121分割为若干部分(例如，分割为多个块)。
186.在本发明第二实施例中，通过形成第二排伪沟道结构194和第二伪沟道切槽结构193替代相关技术中的用于将堆叠结构121分割为多个存储区(即分割为多个块)的栅线缝隙，通过在已经形成的第二排伪沟道孔190上形成第二伪沟道切槽，使得形成第二伪沟道切槽结构193时所需要去除的堆叠结构121更少，在一定程度上，可以改善相关技术中由于刻蚀栅线缝隙的深度较大，需要更多的宽度以保证实现一定的深度的问题，从而减少第二伪沟道切槽结构193在y方向的宽度，提高器件的存储密度、良率和可靠性。
187.应当理解的是，本发明实施例中半导体器件各个组成部分的结构和制作工艺可参考上述半导体器件的制作方法实施例，此处不再赘述。应当理解的是，上文中对本发明第一实施例中各结构进一步的限定条件均可应用于本发明第二实施例中，进一步地提高器件的存储密度、良率和可靠性，具体可以参考对本发明第一实施例中的描述，此处不再赘述。
188.基于上述的半导体器件及其制作方法，本发明实施例还提供了一种三维存储器，三维存储器包括阵列存储结构和外围电路，其中，阵列存储结构包括上述任一项的半导体器件。
189.具体地，三维存储器(3d nand flash)包括阵列存储结构(array)和外围电路(periphery circuit)，上述任一项的半导体器件位于阵列存储结构中。其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体器件还可以应用于其它的微电子器件中，比如，非易失闪存(nor flash)等，具体不作限制。此外，本发明实施例的半导体器件可以是三维存储器，可以是外围存储器中的一部分，不作特别地限定。
190.基于上述的半导体器件及其制作方法，本发明实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维
存储器包括上述任一项的半导体器件。
191.具体地，如图14所示，存储系统300包括控制器310和一个或多个三维存储器320，其中，三维存储器320包括一个或多个阵列存储结构321和外围电路322。存储系统300可通过控制器310与主机400通信，其中，控制器310可经由一个或多个三维存储器320中的通道连接到一个或多个三维存储器320。每个三维存储器320可以由控制器310经由三维存储器320中的通道来管理。
192.根据以上所述，本发明的实施例揭露了半导体器件、其制作方法及存储系统，半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。通过本发明的半导体器件，提高器件的存储密度、良率和可靠性。
193.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。