技术特征：
1.一种hkmg寄生电容测试结构的版图，其特征在于，包括：伪栅图形；设于所述伪栅图形间及所述伪栅图形上的多个接触孔图形；设于所述伪栅图形上且长度小于所述伪栅图形的伪栅有源区图形，所述伪栅有源区图形与所述接触孔图形不重叠。2.根据权利要求1所述的hkmg寄生电容测试结构的版图，其特征在于：所述伪栅图形包括第一伪栅图形，以及位于所述第一伪栅图形两侧且对称分布的第二、三、四伪栅图形和第五、六、七伪栅图形。3.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第二、三、四伪栅图形和所述第五、六、七伪栅图形间均设有至少一个所述接触孔图形。4.根据权利要求3所述的hkmg寄生电容测试结构的版图，其特征在于：所述接触孔图形的数量分别为三个且在同一列依次等距分布。5.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第三、六伪栅图形的一端均设有至少一个所述接触孔图形。6.根据权利要求5所述的hkmg寄生电容测试结构的版图，其特征在于：所述接触孔图形的数量分别为四个且在同一行依次等距分布。7.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第二、四、五、七伪栅图形的形状一致。8.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第三、六伪栅图形的宽度均大于所述第二、四、五、七伪栅图形，所述第二、四、五、七伪栅图形的宽度均大于所述第一伪栅图形的宽度。9.根据权利要求1所述的hkmg寄生电容测试结构的版图，其特征在于：每个所述伪栅图形的高度一致。10.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第二、七伪栅图形上的所述伪栅有源区图形分别与其共用同一边界。11.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：所述第三、六伪栅图形上的所述伪栅有源区图形的宽度均小于所述第三、六伪栅图形的宽度。12.根据权利要求2所述的hkmg寄生电容测试结构的版图，其特征在于：位于所述第一、四、五伪栅图形上的所述伪栅有源区图形分别与所述四、五伪栅图形共用同一边界。13.根据权利要求1所述的hkmg寄生电容测试结构的版图，其特征在于：所述版图用于cmos工艺。
技术总结
本发明提供一种HKMG寄生电容测试结构的版图，包括伪栅图形；设于伪栅图形间及伪栅图形上的多个接触孔图形；设于伪栅图形上且长度小于伪栅图形的伪栅有源区图形，伪栅有源区图形与接触孔图形不重叠。本发明的版图中设计的电容结构不增加任何工艺成本，且有效降低金属栅凹陷效应造成的工艺缺陷，便于实际生产应用，适用于后段金属连线寄生电容值的提取，有效计算氧化层电学厚度。效计算氧化层电学厚度。效计算氧化层电学厚度。
技术研发人员：雷海波 汪雪娇 石晶 刘巍 张亮 徐翠芹
受保护的技术使用者：上海华力集成电路制造有限公司
技术研发日：2022.05.30
技术公布日：2022/9/6