半导体器件及其制作方法与流程

1.本发明涉及集成电路技术领域，特别涉及一种半导体器件及其制作方法。


背景技术：

2.多沟道高电子迁移率晶体管的基本外延结构为在衬底上多次交替生长势垒层和沟道层而获得多个二维电子气（2deg）导电沟道层，再通过形成电极而制成器件。漏极和源极通过与每一层2deg导电沟道层连接，以降低导通阻抗，并在最上层形成栅极。为了增加栅极对多导电沟道的控制，以降低漏电流，可以在每个2deg导电沟道层上形成多栅极多沟道器件。
3.单栅极多沟道器件结构简单，但是单栅极结构导致其对多沟道2deg导电沟道层尤其是靠近衬底的导电沟道层的控制能力降低，导致漏电流较大且每个导电沟道层的导电电流不一样，严重限制了多沟道器件的高输出电流能力。
4.多栅极多沟道器件克服了单栅极对导电沟道层的控制能力弱的问题，理论上可以拥有更多的导电沟道层，但所有栅极同侧引出导致散热能力差，热点集中，反而限制了器件工作电流等性能。


技术实现要素：

5.本发明的目的在于提供一种半导体器件及其制作方法，通过环形栅极提高了栅极对导电沟道层的控制能力，降低漏电流，并通过减薄衬底形成第二栅极,改善散热条件,从而提高器件性能。
6.为解决上述技术问题，本发明提供一种半导体器件的制作方法，包括以下步骤：提供一衬底，所述衬底的正面上形成有多层异质结构层，相邻所述异质结构层之间形成有缓冲层，所述异质结构层与所述缓冲层均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区，且所述缓冲层中间区域还形成有高掺杂栅极连接区，每层所述异质结构层包含至少两层2deg导电沟道层；进行刻蚀与沉积工艺在顶层的所述异质结构层上形成第一栅极与源漏极，所述源漏极与所述高掺杂源漏区相连接，所述第一栅极延伸至所述异质结构层的另一对侧壁上与所述高掺杂栅极连接区相连接；以及对所述衬底的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层上形成第二栅极，所述第二栅极延伸至所述异质结构层的另一对侧壁上通过所述高掺杂栅极连接区与所述第一栅极相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层。
7.可选的，每层所述异质结构层均包含依次层叠的空间层、沟道层与空间层。
8.可选的，所述空间层的材质包含algaas，所述沟道层的材质包含ingaas，所述缓冲层的材质包含gaas。
9.可选的，所述空间层采用δ掺杂或均匀掺杂，δ掺杂的厚度介于2 nm～4nm之间，掺
杂浓度介于1e12cm-2
～4e12cm-2
之间。
10.可选的，所述衬底的正面上形成有两层所述异质结构层。
11.可选的，在所述异质结构层上形成所述高掺杂源漏区的方法包括：刻蚀所述异质结构层的两侧形成凹槽；采用外延生长工艺在所述凹槽内形成所述高掺杂源漏区；在所述缓冲层上形成所述高掺杂源漏区与所述高掺杂栅极连接区的方法包括：刻蚀所述缓冲层的两侧以及中间区域形成凹槽；采用外延生长工艺在所述凹槽内形成所述高掺杂源漏区与所述高掺杂栅极连接区。
12.可选的，所述外延生长工艺包括金属有机化合物化学气相沉淀工艺或分子束外延工艺。
13.可选的，在所述异质结构层上形成所述高掺杂源漏区的方法包括：在所述异质结构层的两侧进行离子注入形成所述高掺杂源漏区；在所述缓冲层上形成所述高掺杂源漏区与所述高掺杂栅极连接区的方法包括：在所述缓冲层的两侧以及中间区域进行离子注入形成所述高掺杂源漏区与所述高掺杂栅极连接区。
14.可选的，所述离子掺杂掺杂的离子包含si、se或te。
15.相应的，本发明还提供一种半导体器件，采用如上所述的半导体器件的制作方法制作而成。
16.本发明提供的半导体器件及其制作方法中，在衬底的正面形成多层异质结构层，在顶层的异质结构层上形成第一栅极，在衬底的背面减薄后形成第二栅极，第一栅极与所述第二栅极均延伸至所述异质结构层的侧壁并通过高掺杂栅极连接区相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层，以此提高栅极对2deg导电沟道层的控制能力，降低漏电流，从而提高器件性能。
17.同时，每一层异质结构层中均包含有至少两层2deg导电沟道层，使得半导体器件包含多条所述2deg导电沟道层，有利于提高饱和电流，降低芯片面积。
18.并且，对所述衬底的背面进行减薄之后形成第二栅极，降低了半导体器件的热阻，有效提高了器件散热性能，改善了器件因散热能力差而限制工作电流的情况。
附图说明
19.本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
20.图1是本发明一实施例提供的半导体器件的制作方法的流程图。
21.图2至图7是本发明实施例一提供的半导体器件的制作方法的各步骤结构示意图。
22.图8至图14是本发明实施例二提供的半导体器件的制作方法的各步骤结构示意图。
23.附图标记：100-衬底；200-异质结构层；210-空间层；220-沟道层；201-2deg导电沟道层；110-高掺杂源漏区；120-缓冲层；130-高掺杂栅极连接区；140-cap层；150-钝化层；160-源漏极；
170-第一栅极；180-钝化层；190-第二栅极。
具体实施方式
24.为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
25.如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
26.图1是本发明一实施例提供的半导体器件的制作方法的流程图。
27.如图1所示，所述半导体器件的制作方法包括以下步骤：s1：提供一衬底，所述衬底的正面上形成有多层异质结构层，相邻所述异质结构层之间形成有缓冲层，所述异质结构层与所述缓冲层均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区，且所述缓冲层中间区域还形成有高掺杂栅极连接区，每层所述异质结构层包含至少两层2deg导电沟道层；s2：进行刻蚀与沉积工艺在顶层的所述异质结构层上形成第一栅极与源漏极，所述源漏极与所述高掺杂源漏区相连接，所述第一栅极延伸至所述异质结构层的另一对侧壁上与所述高掺杂栅极连接区相连接；s3：对所述衬底的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层上形成第二栅极，所述第二栅极延伸至所述异质结构层的另一对侧壁上通过所述高掺杂栅极连接区与所述第一栅极相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层。
28.本发明提供的半导体器件及其制作方法中，在衬底的正面形成多层异质结构层，在顶层的异质结构层上形成第一栅极，在衬底的背面形成第二栅极，第一栅极与所述第二栅极均延伸至所述异质结构层的侧壁并通过高掺杂栅极连接区相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层，以此提高栅极对2deg导电沟道层的控制能力，降低漏电流，从而提高器件性能。
29.以下通过具体实施例对本发明所提供的半导体器件的制作方法进行详细说明。
30.【实施例一】图2至图7是本发明实施例一提供的半导体器件的制作方法的各步骤结构示意图。接下来，将结合图1与图2至图7对本发明实施例一所提供的半导体器件的制作方法进行详细说明。
31.在步骤s1中，请参照图4所示，提供一衬底100，所述衬底100的正面上形成有多层异质结构层200，相邻所述异质结构层200之间形成有缓冲层120，所述异质结构层200与所述缓冲层120均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区110，且所
述缓冲层120中间区域还形成有高掺杂栅极连接区130，每层所述异质结构层200包含至少两层2deg导电沟道层201。
32.本实施例中，优选的，所述衬底100的材料为gaas（砷化镓），所述缓冲层120的材质为gaas（砷化镓）。或者，所述衬底100的材料也可以为gan（氮化镓），所述缓冲层120的材质为gan。或者，还可以是本领域技术人员已知的其他材料。所述高掺杂源漏区110和所述高掺杂栅极连接区130均为n+掺杂区，所述高掺杂源漏区110用于连接2deg导电沟道层201与后续形成的源漏极160，所述高掺杂栅极连接区130用于连接后续形成的第一栅极170与第二栅极190。
33.所述异质结构层200包含依次层叠的空间层210、沟道层220与空间层210，所述空间层210的材质包含algaas（砷化铝镓），可以采用δ掺杂或均匀掺杂，示例性的，δ掺杂的厚度介于2nm～4nm之间，掺杂浓度介于1e12cm-2
～4e12cm-2
之间，均匀掺杂的浓度根据器件耐压、沟道数等来确定。所述沟道层220的材质包含ingaas（砷化铟镓）。下层的所述空间层210与所述沟道层220的界面上可以形成高浓度的二维电子气（2deg）导电沟道层201，所述沟道层220与上层的所述空间层210的界面上也可以形成高浓度的二维电子气（2deg）导电沟道层201。因此，在所述异质结构层200包含依次层叠的空间层210、沟道层220与空间层210情况下，所述异质结构层200包含有两层2deg导电沟道层201。当所述异质结构层200内所含的层数增加时，所述2deg导电沟道层201的层数也会增加。
34.所述衬底100的正面上形成有多层异质结构层200，例如可以形成有两层、三层或更多层，每一层所述异质结构层200包含至少两层2deg导电沟道层201，所述异质结构层200的层数越多，所包含的2deg导电沟道层201的层数也越多，有利于提高饱和电流，降低芯片面积，可以根据实际需求以及实际的工艺条件来确定层数。本实施例中，以两层所述异质结构层200为例进行说明。
35.首先，请参考图2所示，提供一衬底100，所述衬底100在x方向与y方向组成的平面内延伸，所述衬底100与z方向垂直，其中，x方向、y方向与z方向相互垂直。
36.图2与图3示出的是半导体器件在x方向与z方向组成的平面上的截面示意图。所述异质结构层200与所述缓冲层120具有两对相对的侧壁，其中一对侧壁是在x方向上的两侧的侧壁，另一对侧壁是在y方向上的两侧的侧壁。
37.接着，请继续参考图2所示，在所述衬底100的正面上形成一层异质结构层200，刻蚀所述异质结构层200的两侧形成凹槽，接着，采用外延生长工艺在所述凹槽内形成高掺杂源漏区110。具体的，所述异质结构层200的两侧指的是所述异质结构层200在x方向上的两侧，且对应于后续形成的漏源极160所在的区域，最终形成的高掺杂源漏区110在y方向上延伸。所述外延生长工艺包含金属有机化合物化学气相沉淀工艺（mocvd）或分子束外延工艺（mbe）。
38.然后，请参考图3所示，在所述异质结构层200上形成缓冲层120，之后刻蚀所述缓冲层120形成三个凹槽，其中两个凹槽与所述高掺杂源漏区110在所述衬底100上的投影重合，另一个凹槽位于所述缓冲层120的中间区域，与后续形成的第一栅极170在所述衬底100上的投影重合。所述凹槽在y方向上延伸。接着，采用外延生长工艺在所述凹槽内形成高掺杂源漏区110与高掺杂栅极连接区130。
39.接着，请参考图4所述，形成第二层所述异质结构层200，第二层所述异质结构层
200覆盖所述缓冲层120、所述高掺杂源漏区110与所述高掺杂栅极连接区130，接着采用相同的方法在第二层所述异质结构层200两侧形成高掺杂源漏区110。
40.在步骤s2中，请参照图5所示，进行刻蚀与沉积工艺在顶层的所述异质结构层200上形成第一栅极170与源漏极160，所述源漏极160与所述高掺杂源漏区110相连接，所述第一栅极170延伸至所述异质结构层200的另一对侧壁上与所述高掺杂栅极连接区130相连接。
41.具体的，可以首先在顶层的所述异质结构层200上外延生长形成cap层140，对所述cap层140进行刻蚀形成第一凹槽，例如可以进行多道刻蚀形成第一凹槽。接着，沉积形成所述钝化层150，之后进行各向异性刻蚀，使得剩余的所述钝化层150位于所述第一凹槽的侧壁上以及所述异质结构层200的侧壁上（可以参见图7，所述异质结构层200在y方向上的侧壁），在所述第一凹槽内形成第二凹槽，所述第二凹槽对应于后续形成的所述第一栅极170所在的区域。接着再刻蚀x方向的两侧的所述钝化层150与所述cap层140形成第三凹槽，所述第三凹槽对应于所述源漏极160所在的区域。由于该形成方法为本领域已知的技术，本发明对此不作详细描述。接着，在所述第二凹槽与所述第三凹槽内沉积金属形成所述第一栅极170与所述源漏极160。所述第一栅极170与所述源漏极160均在y方向延伸，且所述第一栅极170延伸至所述异质结构层200的侧壁与所述高掺杂栅极连接区130相连接，即所述第一栅极170延伸至所述异质结构层200在y方向上的侧壁上与所述高掺杂栅极连接区130相连接。
42.在步骤s3中，请参考图6与图7所示，对所述衬底100的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层200上形成第二栅极190，所述第二栅极190延伸至所述异质结构层200的另一对侧壁上通过所述高掺杂栅极连接区130与所述第一栅极170相连接，所述第一栅极170、所述第二栅极190和所述高掺杂栅极连接区130组成多个环形栅极结构，环绕多层所述异质结构层200。
43.图6示出的是半导体器件在x方向与z方向组成的平面上的截面示意图，图7是图6在aa’方向上的截面示意图，同时图7示出的是半导体器件在y方向与z方向组成的平面上的截面示意图。
44.请参考图6与图7所示，首先，对所述衬底100的背面进行减薄，以此降低半导体器件的热阻，有效提高器件散热性能，改善器件因散热能力差而限制工作电流的情况。并且，本实施例中，由于后续需要对所述衬底100的背面进行刻蚀形成凹槽，因此首先需要对所述衬底100的背面进行减薄，以避免所述衬底100过厚而导致刻蚀失败。
45.接着，对减薄后的所述衬底100进行刻蚀形成凹槽，例如可以进行多道刻蚀工艺。接着，沉积形成所述钝化层180，之后进行各向异性刻蚀，使所述钝化层180只存在于所述凹槽的侧壁上以及所述异质结构层200的侧壁上（可以参见图7，所述异质结构层200在y方向上的侧壁。最后在所述凹槽内沉积金属形成第二栅极190。所述第二栅极190延伸至所述异质结构层200在y方向上的侧壁上通过所述高掺杂栅极连接区130与所述第一栅极170相连接，所述第一栅极170、所述第二栅极190与所述所述高掺杂栅极连接区130组成环形栅极结构，环绕多层所述异质结构层200。环形栅极能够提高栅极对2deg导电沟道层201的控制能力，降低漏电流，从而提高器件性能。
46.【实施例二】
与实施例一相比，实施例二中高掺杂源漏区与栅极连接区的形成方法不同。
47.图8至图14是本发明实施例二提供的半导体器件的制作方法的各步骤结构示意图。接下来，将结合图8至图14对本发明实施例二所提供的半导体器件的制作方法进行详细说明。
48.在步骤s1中，请参照图13与图14所示，提供一衬底100，所述衬底100的正面上形成有多层异质结构层200，相邻所述异质结构层200之间形成有缓冲层120，所述异质结构层200与所述缓冲层120均具有两对相对的侧壁，在其中一对侧壁上均形成有高掺杂源漏区110，且所述缓冲层120中间区域还形成有高掺杂栅极连接区130，每层所述异质结构层200包含至少两层2deg导电沟道层201。
49.图8、图9、图11与图13是半导体器件在x方向与z方向组成的平面上的截面示意图，图10、图12与图14是半导体器件在y方向与z方向组成的平面上的截面示意图，同时图10是图9在aa’方向上的截面示意图，图12是图11在aa’方向上的截面示意图，图14是图13在aa’方向上的截面示意图。
50.请参考图8至图12所示，所述衬底100上形成有第一层所述异质结构层200，所述异质结构层200在x方向的两侧壁上形成高掺杂源漏区110。所述异质结构层200上形成有所述缓冲层120，所述缓冲层120在x方向的两侧壁上也形成有高掺杂源漏区110，并且在中间区域还形成有高掺杂栅极连接区130。本实施例中，可以采用离子注入的方法形成所述高掺杂源漏区110与所述高掺杂栅极连接区130。
51.具体的，形成所述异质结构层200之后，在所述异质结构层200的两侧（x方向的两侧）进行离子注入形成所述高掺杂源漏区110，所述离子注入中注入的离子包含si（硅）、se（硒）或te（碲）。
52.接着，形成所述缓冲区120，当所述缓冲区120的厚度比较厚时，可以采用分步骤外延生长并进行离子注入的方法进行。首先，请参考图8所示，在所述异质结构层200上形成第一层所述缓冲层120，对第一层所述缓冲层120在x方向上的两侧以及中间区域进行离子注入形成所述高掺杂源漏区110与所述高掺杂栅极连接区130。接着，请参考图9与图10所示，形成第二层所述缓冲层120，并对第二层所述缓冲层120在x方向上的两侧进行离子注入形成所述高掺杂源漏区110。接着，请参考图11与图12所示，形成第三层所述缓冲层120，对第三层所述缓冲层120在x方向上的两侧以及中间区域进行离子注入形成所述高掺杂源漏区110与所述高掺杂栅极连接区130。采用该方法最终形成的所述高掺杂栅极连接区130在y方向上包围所述缓冲层120。当然，也可以离子注入的方法形成如图6与图7所示的结构。当所述异质结构层200的厚度也比较厚时，也可以采用该方法在所述异质结构层200的两侧形成所述高掺杂源漏区110。
53.在步骤s2中，请参照图13与图14所示，进行刻蚀与沉积工艺在顶层的所述异质结构层200上形成第一栅极170与源漏极160，所述源漏极160与所述高掺杂源漏区110相连接，所述第一栅极170延伸至所述异质结构层200的另一对侧壁上与所述高掺杂栅极连接区130相连接。
54.在步骤s3中，请参考图13与图14所示，对所述衬底100的背面进行减薄，并进行刻蚀与沉积工艺在底层的所述异质结构层200上形成第二栅极190，所述第二栅极190延伸至所述异质结构层200的另一对侧壁上通过所述高掺杂栅极连接区130与所述第一栅极170相
连接，所述第一栅极170、所述第二栅极190与所述高掺杂栅极连接区130组成环形栅极结构，环绕多层所述异质结构层200。
55.需要说明的是，在实施例一中，采用先刻蚀形成凹槽再外延生长的方法形成所述高掺杂源漏区110与所述高掺杂栅极连接区130，在实施例二中，采用离子注入的方法形成所述高掺杂源漏区110与所述高掺杂栅极连接区130。在其他实施例中，也可以混合使用，例如形成所述异质结构层200两侧的所述高掺杂源漏区110时可以采用凹槽的方法形成，形成所述缓冲层120两侧的所述高掺杂源漏区110与中间区域的所述高掺杂栅极连接区130时可以采用离子掺杂的方法形成，本发明对此不作限定。
56.可以理解的是，本说明书中实施例采用递进的方式描述，在后描述的结构重点说明的都是与在前描述的方法的不同之处，各个部分之间的相同和相似之处互相参见即可。
57.相应的，本发明还提供一种半导体器件，采用如上所述的半导体器件的制作方法制作而成。
58.综上所述，在本发明提供的半导体器件及其制作方法中，在衬底的正面形成多层异质结构层，在顶层的异质结构层上形成第一栅极，在衬底的背面减薄后形成第二栅极，第一栅极与所述第二栅极均延伸至所述异质结构层的侧壁并通过高掺杂栅极连接区相连接，所述第一栅极、所述第二栅极与所述高掺杂栅极连接区组成多个环形栅极结构，环绕多层所述异质结构层，以此提高栅极对2deg导电沟道层的控制能力，降低漏电流，从而提高器件性能。
59.同时，每一层异质结构层中均包含有至少两层2deg导电沟道层，使得半导体器件包含多条所述2deg导电沟道层，有利于提高饱和电流，降低芯片面积。
60.并且，所述衬底的背面进行减薄之后形成第二栅极，降低了半导体器件的热阻，有效提高了器件散热性能，改善了器件因散热能力差而限制工作电流的情况。
61.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。