半导体器件结构及其制造方法与流程

1.本公开涉及半导体工艺技术领域，尤其涉及一种半导体器件结构及其制造方法。


背景技术：

2.在高压大电流半导体器件(例如垂直双扩散金属氧化物晶体管vdmos和横向扩散金属氧化物晶体管ldmos)中，需要在栅极和源极之间形成掺杂的体(body)区域，以使器件在被施加电压时形成沟道并导通。在相关技术中，通常采用离子注入并进行高温退火以实现杂质扩散，或采用大角度离子注入等方式进行掺杂。然而，这些方式在实际生产中沟道的长度难以控制，导致器件性能较差。


技术实现要素：

3.有鉴于此，本公开提出了一种半导体器件结构及其制造方法，能够得到沟道长度易于控制且性能稳定的器件结构。
4.根据本公开的一方面，提供了一种半导体器件结构的制造方法，所述方法包括：
5.在衬底上依次形成第一介质层、第二介质层和第三介质层；
6.按照所述第一介质层中第一区域的位置和尺寸依次对所述第三介质层、所述第二介质层进行刻蚀，去除所述第三介质层、所述第二介质层中对应于所述第一区域的部分，暴露出所述第一介质层的所述第一区域；
7.通过所述第一区域对所述衬底进行第一离子注入，在所述衬底中对应于所述第一区域的位置形成掺杂区域；
8.通过热氧化法对剩余的所述第二介质层全部进行氧化处理，以使所述第二介质层在被氧化后至少向一侧延伸出预设长度，暴露出所述第一区域中的第二区域；
9.通过所述第二区域对所述衬底进行第二离子注入，在所述衬底中对应于所述第二区域的位置形成半导体器件的源极区域。
10.在一种可能的实现方式中，所述方法还包括：
11.去除剩余的所述第三介质层、氧化后第二介质层和所述第一介质层；
12.在所述衬底上依次生成栅介质层和多晶硅层；
13.对所述多晶硅层进行刻蚀处理，使得剩余的所述多晶硅层形成为所述半导体器件的栅极区域。
14.在一种可能的实现方式中，所述衬底的材料为碳化硅；并且/或者
15.所述第一介质层的材料为二氧化硅或氮化硅；并且/或者
16.所述第二介质层的材料为多晶硅，所述第二介质层被氧化后的材料为二氧化硅；并且/或者
17.所述第三介质层的材料为二氧化硅或氮化硅；并且/或者
18.所述栅介质层的材料为二氧化硅。
19.在一种可能的实现方式中，所述预设长度是根据所述半导体器件的沟道长度设置
的，所述第二介质层的厚度和所述第二介质层被刻蚀后的剩余宽度与所述预设长度匹配。
20.在一种可能的实现方式中，所述半导体器件包括垂直双扩散金属氧化物场效应晶体管vdmos或横向扩散金属氧化物场效应晶体管ldmos。
21.在一种可能的实现方式中，所述第一介质层的厚度为
22.所述第二介质层的厚度为0.5μm-2μm，所述第二介质层被刻蚀后的剩余宽度为0.8μm-2μm，氧化后第二介质层和所述第三介质层的厚度和为0.6μm-3μm；
23.第三介质层的厚度为
24.在一种可能的实现方式中，所述源极区域与体区域的掺杂类型不同，
25.其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。
26.根据本公开的另一方面，提供了一种半导体器件结构，所述半导体器件结构是根据上述半导体器件结构的制造方法制造的。
27.本公开实施例提供的一种半导体器件结构及其制造方法，该方法工艺流程简单、可控，所制造的半导体器件结构的沟道长度易于精准控制且器件的性能稳定，并能保证大规模生产半导体器件过程中半导体器件结构之间的均一性，提高了产品的性能稳定性。
28.根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
29.包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
30.图1示出根据本公开一实施例的半导体器件结构的制造方法的流程图。
31.图2示出根据本公开一实施例的半导体器件结构的制造方法的制造流程示意图。
32.图3示出根据本公开一实施例的半导体器件结构的制造方法中层结构的示意图。
33.图4示出根据本公开一实施例的半导体器件结构的制造方法的制造流程示意图。
具体实施方式
34.以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
35.在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
36.另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
37.为解决上述技术问题，本公开实施例提供了一种半导体器件结构及其制造方法，该方法工艺流程简单、可控，所制造的半导体器件结构的沟道长度易于精准控制且器件的性能稳定，并能保证大规模生产半导体器件过程中半导体器件结构之间的均一性，提高了产品的性能稳定性。
38.图1示出根据本公开一实施例的半导体器件结构的制造方法的流程图。图2、图4示
出根据本公开一实施例的半导体器件结构的制造方法的制造流程示意图。图3示出根据本公开一实施例的半导体器件结构的制造方法中层结构的示意图。如图1所示，该方法包括：步骤s101-步骤s105。
39.在本实施例中，利用半导体器件结构的制造方法所制造出的半导体器件结构可以形成半导体器件，该半导体器件可以是垂直双扩散金属氧化物场效应晶体管vdmos或横向扩散金属氧化物场效应晶体管ldmos等电压控制型mos器件。vdmos或ldmos等mos器件可在合适的栅极电压的控制下，在器件的源极和漏极之间形成导电沟道，实现源极和漏极之间的电流垂直流动。本公开对半导体器件的具体类型不作限制。
40.在步骤s101中，如图1、图2所示，在衬底10上依次形成第一介质层11、第二介质层12和第三介质层13。
41.在本实施例中，衬底10的材料可以是能够作为半导体器件衬底的材料，例如，衬底10的材料可以是硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)、等等，本公开对此不作限制。其中，可以根据半导体器件制造的实际需要对衬底10的类型进行设置，衬底10可以是n型衬底或p型衬底。
42.在本实施例中，第一介质层11的材料可以是二氧化硅或氮化硅，其厚度可为例如，第一介质层11的厚度可以为本领域技术人员可以根据实际需要对第一介质层的厚度进行设置，本公开对此不作限制。
43.在本实施例中，第二介质层12的材料可以是多晶硅等。第二介质层12的厚度可以为0.5μm-2μm，例如，第二介质层12的厚度可为1.3μm等。由于第二介质层12需要在后续第一离子注入过程中作为阻挡层，阻止杂质离子通过第一区域以外的区域进入衬底，因此，可以根据第一离子注入中注入衬底10中的杂质离子的能量和质量以及注入的杂质离子的剂量等对第二介质层12的厚度进行设置，保证第一离子注入过程中杂质离子不会通过第一介质层上方剩余的第三介质层和第二介质层进入到衬底中。
44.在本实施例中，第三介质层13的材料可以是二氧化硅或氮化硅，第三介质层的厚度为例如，第三介质层的厚度可以为本领域技术人员可以根据实际需要对第三介质层的厚度进行设置，在一些情况下，也可以不设置第三介质层，本公开对此不作限制。
45.在步骤s102中，如图1、图2所示，按照所述第一介质层11中第一区域s1的位置和尺寸依次对所述第三介质层13、所述第二介质层12进行刻蚀，去除所述第三介质层13、所述第二介质层12中对应于所述第一区域s1的部分，暴露出所述第一介质层11的所述第一区域s1。
46.在本实施例中，可以采用光刻和刻蚀的工艺方式实现对第二介质层12和第三介质层13的刻蚀。例如，在第三介质层上涂覆光刻胶，根据预先设定的图形对光刻胶进行曝光及显影处理，通过干法刻蚀方式对所述第三介质层13、第二介质层12进行刻蚀，并在刻蚀完成后去除光刻胶。本公开对第三介质层13、第二介质层12的具体刻蚀处理方式不作限制。
47.在本实施例中，刻蚀后的第二介质层12和第三介质层13的图案形状一致，第一介质层11上方剩余的第二介质层12和第三介质层13的剩余宽度w1(如图2所示)可以为0.8μm-2μm。例如，w1可以为1.6μm。
48.在步骤s103中，如图1、图2所示，通过所述第一区域s1对所述衬底10进行第一离子
注入，在所述衬底10中对应于所述第一区域s1的位置形成掺杂区域20。
49.在本实施例中，用于第一离子注入的杂质离子的类型可与衬底10的掺杂类型不同，例如当衬底10为n型衬底时，第一离子注入的杂质离子可为p型离子，如，p型离子可以为铝离子、硼离子等。当衬底10为p型衬底时，第一离子注入的杂质离子可为n型离子，如，n型离子可以为磷离子、氮离子等。应当理解，掺杂区域20的深度可根据实际需要进行设定，本公开对此不作限制。举例来说，衬底10为n型衬底，第一离子注入中所掺杂的杂质离子可以为铝离子。
50.在步骤s104中，如图1、图2所示，通过热氧化法对剩余的所述第二介质层12全部进行氧化处理，以使所述第二介质层12在被氧化后至少向一侧延伸出预设长度l，暴露出所述第一区域s1中的第二区域s2。
51.在本实施例中，第二介质层12在被氧化后会向一侧或两侧分别延伸出预设长度l。如图2所示，与氧化前的第二介质层12相比，位于左边最外侧的氧化后第二介质层可以向右侧延伸出预设长度l。位于右边最外侧的氧化后第二介质层可以向左侧延伸出预设长度l。位于中间的氧化后第二介质层可以向左右两侧分别延伸出预设长度l。
52.在本实施例中，需要通过热处理等氧化方式将剩余的第二介质层12全部氧化，因为第二介质层12是否氧化完全会影响预设长度l的实际长度，而预设长度l的实际长度又直接影响沟道的长度，如果第二介质层12氧化不完全则不能实现预设长度l的精准控制。因此，需要将剩余的第二介质层12全部氧化，避免因为氧化不完全导致对沟道长度产生不利影响，保持生产中批量产品中各半导体器件能够具有稳定的沟道长度，提高产品的稳定性。
53.在步骤s105中，如图1、图2所示，通过所述第二区域s2对所述衬底10进行第二离子注入，在所述衬底10中对应于所述第二区域s2的位置形成半导体器件的源极区域21。
54.在本实施例中，通过所述第二区域s2对所述衬底10进行第二离子注入后，形成半导体器件的体区域22和源极区域21。其中，所述源极区域21与体区域22的掺杂类型不同。其中，所述体区域22包括所述掺杂区域20中除所述源极区域21之外的区域。
55.在本实施例中，用于第二离子注入的杂质离子的类型可与掺杂区域20的掺杂类型不同，而与衬底10的掺杂类型相同，例如当衬底10为n型衬底时，第一离子注入的杂质离子可为p型离子，第二离子注入的杂质离子可为n型离子。当衬底10为p型衬底时，第一离子注入的杂质离子可为n型离子，第二离子注入的杂质离子可为p型离子。源极区域21的深度可小于掺杂区域20的深度。应当理解，源极区域21的深度可根据实际需要进行设定，本公开对此不作限制。这样，源极区域21与体区域22可实现自对准，能够避免多次光刻及刻蚀(套刻)过程中的对准误差，从而简化工艺流程并提高器件性能。
56.在本实施例中，所述预设长度l是根据所述半导体器件的沟道长度设置的，这样，通过改变预设长度就可以实现对沟道长度的精准控制，使生产出的半导体器件的性能更稳定。
57.在本实施例中，由于第二介质层的氧化过程是可控的，第二介质层氧化过程中其三维形貌、尤其是体积的变化也是可以预先估测出的，则基于所需的预设长度l、第二介质层氧化过程中体积的变化等，就可以设置出与所述预设长度l匹配的第二介质层12的厚度和剩余宽度w1。但由于氧化后第二介质层需要对第二离子注入中的杂质离子进行阻挡，避免杂质离子进入到氧化后第二介质层下方的衬底中，因此也需要对氧化后第二介质层的厚
度进行设置，为保证第二离子注入中杂质离子不会通过第一介质层上方剩余的第三介质层和氧化后第二介质层进入到衬底，氧化后第二介质层和所述第三介质层的厚度和为0.6μm-3μm。
58.所以，实际上在本公开所提供的方法中，需要基于预设长度l、第二介质层氧化过程中体积(包括厚度和宽度)的变化、第一离子注入的工艺参数、第二离子注入的工艺参数对第二介质层12的厚度进行设置，保证第一离子注入中杂质离子不会通过第一介质层上方剩余的第三介质层和第二介质层进入到衬底、保证第二介质层12在被氧化后至少向一侧延伸出预设长度l、保证第二离子注入中杂质离子不会通过第一介质层上方剩余的第三介质层和氧化后第二介质层进入到衬底。并且，需要基于预设长度l、第二介质层氧化过程中体积的变化、第二介质层12的厚度对剩余宽度w1进行设置，保证第二介质层12在被氧化后至少向一侧延伸出预设长度l。其中，第一离子注入和第二离子注入的工艺参数包括杂质离子的能量和质量以及注入的杂质离子的剂量等中的至少一种。
59.在本实施例中，若第一介质层的材料不为二氧化硅，第三介质层的材料为二氧化硅，第二介质层的材料为多晶硅，则由于多晶硅被氧化后形成二氧化硅，在氧化的作用下，如图2所示，氧化过程会使得氧化后第二介质层和第三介质层融合为一个层，融合后形成的层结构14由二氧化硅构成。而由于第一介质层的材料与氧化后第二介质层的材料也不同，二者不会完全融合在一起，可能会分层或者部分因扩散作用而融合。则层结构14和第一介质层的总厚度可以为0.6μm-3μm。
60.在本实施例中，若第一介质层和第三介质层的材料均不为二氧化硅，第二介质层的材料为多晶硅，则由于多晶硅被氧化后形成二氧化硅，在氧化的作用下，由于第三介质层的材料与氧化后第二介质层的材料不同，第三介质层的材料与氧化后第二介质层二者不会完全融合在一起，可能会分层或者部分因扩散作用而融合。并且，由于第一介质层的材料与氧化后第二介质层的材料也不同，二者不会完全融合在一起，可能会分层或者部分因扩散作用而融合。第一介质层、氧化后第二介质层和第三介质层的总厚度可以为0.6μm-3μm。
61.在本实施例中，若第一介质层和第三介质层的材料为二氧化硅，第二介质层的材料为多晶硅，则由于多晶硅被氧化后形成二氧化硅，在氧化的作用下，如图3所示，氧化过程会使得第一介质层、氧化后第二介质层和第三介质层融合为一个层，融合后形成的层结构14’由二氧化硅构成，则层结构14’的厚度可以为0.6μm-3μm。
62.在本实施例中，若第一介质层的材料为二氧化硅，第三介质层的材料不为二氧化硅，第二介质层的材料为多晶硅，则由于多晶硅被氧化后形成二氧化硅，在氧化的作用下，由于第三介质层的材料与氧化后第二介质层的材料不同，第三介质层与氧化后第二介质层不会完全融合在一起，可能会分层或者部分因扩散作用而融合。但第一介质层和氧化后第二介质层材料相同，第一介质层和氧化后第二介质层会融合为一层二氧化硅够成的层结构。第一介质层和氧化后第二介质层融合后的层结构和第三介质层的总厚度可以为0.6μm-3μm。
63.在一种可能的实现方式中，如图3所示，该方法还可以包括：在步骤s105之后，去除剩余的所述第三介质层、氧化后第二介质层和所述第一介质层；在所述衬底上依次生成栅介质层15和多晶硅层16；对所述多晶硅层16进行刻蚀处理，使得剩余的所述多晶硅层16形成为所述半导体器件的栅极区域16’。
64.在该实现方式中，栅介质层15的厚度可以为例如，栅介质层15的厚度可为多晶硅层16的厚度可以为0.2μm-1μm，例如，多晶硅层16的厚度可为0.6μm。本领域技术人员可以根据实际需要对栅介质层15的厚度进行设置，本公开对此不作限制。
65.在该实现方式中，若第三介质层的材料为二氧化硅，第二介质层的材料为多晶硅，氧化过程会使得第二介质层和第三介质层融合为一个层结构14，则如图3所示，可以一次性对层结构14和第一介质层11进行刻蚀。若第三介质层的材料不为二氧化硅，第二介质层的材料为多晶硅，则可以依次对第三介质层、氧化后第二介质层、第一介质层11进行刻蚀。
66.在该实现方式中，可采用预先设定的栅图形对多晶硅层16进行刻蚀处理，使得刻蚀后剩余的多晶硅层16形成为半导体器件的栅极区域16’。其中，栅极区域16’可完全遮挡体区域22，以便在栅极电压的控制下，在源极和漏极之间形成导电沟道。应当理解，对栅介质层15的刻蚀处理过程可采用常规的光刻及刻蚀方式，本公开对此不作限制。
67.通过上述方式，可以形成半导体器件的栅极区域，实现半导体器件的栅极区域与源极区域之间的匹配，从而提高半导体器件的性能。
68.经过上述工艺步骤的处理，可形成具有栅极区域、源极区域以及体区域的半导体器件结构。在此半导体器件结构基础上，可继续进行常规工艺流程，最终形成完整的半导体器件。本公开对后续的工艺流程不作限制。
69.根据本公开实施例的半导体器件结构的制造方法，能够形成具有栅极区域、源极区域以及体区域的半导体器件结构。可由侧壁的宽度控制半导体器件的沟道长度，使得器件的生产过程易于控制，从而能够使生成的半导体器件(mosfet)性能稳定。并且，源极区域与体区域可实现自对准，能够避免多次光刻及刻蚀(套刻)过程中的对准误差，从而简化工艺流程并提高器件性能。
70.以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。