半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.采用bcd(bipolar/cmos/dmos)工艺制造的器件广泛应用于电源管理、显示驱动、汽车电子、工业控制等领域。目前高压bcd工艺中，常用ldmos器件(lateral double-diffused metal oxide semiconductor field effect transistor，横向双扩散金属氧化物半导体场效应晶体管)提供耐压，ldmos器件由于电流在器件表面横向流动的特点，使其与cmos器件工艺兼容性好。同时相比于传统功率器件来说，ldmos器件因其击穿电压高、导通电阻低的良好特性而广泛应用。
3.由于bcd工艺一般需要覆盖的电压范围较广阔，比如5-24v，为了满足高电压段的击穿电压(breakdown voltage，bv)性能的需求，通常采用较低的漂移区浓度，但此时低电压段的性能便会有相应损失，例如：1)会造成5-9v低压器件的线性电流(idlin)偏低；2)由于基区展宽效应(krik效应)，导致器件开启击穿电压(onbv)降低；3)由于漏极/漂移区的结突变，导致器件的hci特性较差等。
4.因此，现有bcd工艺形成的ldmos器件需进一步改进。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构的形成方法，能够改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括相邻的第一区和第二区；位于所述衬底上的栅极结构，部分所述栅极结构位于所述第一区上，且另一部分所述栅极结构层还位于所述第二区上；位于所述第一区内的体区，所述体区具有第一导电类型；位于所述第二区内的漂移区，所述漂移区具有第二导电类型，所述第一导电类型与所述第二导电类型不同，所述漂移区具有第一掺杂浓度；位于所述栅极结构两侧的所述衬底内的漏极和源极，所述源极位于所述体区内，所述漏极位于所述漂移区内，所述源极和所述漏极具有第二导电类型，所述漏极具有第二掺杂浓度；位于所述漂移区内的第一轻掺杂区，所述第一轻掺杂区包围所述漏极且与所述漏极相接触，所述第一轻掺杂区具有第二导电类型，所述第一轻掺杂区具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度。
7.可选的，所述栅极结构包括栅氧层和位于所述栅氧层上的栅极层。
8.可选的，所述栅极结构还包括介质层，所述介质层位于部分所述栅极层表面，且向所述漏极的方向延伸至所述衬底表面。
9.可选的，在沿所述衬底表面方向上，所述第一轻掺杂区距离所述栅极结构的尺寸范围为0μm至3μm。
10.可选的，所述介质层的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种。
atom/cm2至1e14 atom/cm2，能量范围为10kev至80kev。
27.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
28.本发明技术方案中的半导体结构中，位于所述漂移区内的第一轻掺杂区，所述第一轻掺杂区包围所述漏极且与所述漏极相接触，所述第一轻掺杂区具有第二导电类型，所述第一轻掺杂区具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度，一方面，所述漏极、所述第一轻掺杂区和所述漂移区之间形成缓变结，降低了漏极和漂移区之间因掺杂浓度突变引起的漏端电场，抑制了热载流子效应，从而提升器件的性能；另一方面，所述第一轻掺杂区提高了漏极的浓度，利于提高器件的线性电流(idlin)和导电电阻(rsp)；再者，所述第一轻掺杂区提高了漂移区的浓度，有利于降低栅诱导漏极泄露电流，降低漏电，有利于抑制基区展宽效应(krik效应)的发生，提高器件开启时的击穿电压(onbv)特性。
29.进一步，所述栅极结构还包括介质层，所述介质层位于部分所述栅极层表面，且向所述漏极的方向延伸至所述衬底表面，所述介质层有利于提高器件的击穿电压。
30.进一步，所述第三掺杂浓度范围为5e15 atom/cm3至1e17 atom/cm3；所述第一轻掺杂区的掺杂深度范围为30nm至250nm；所述第一轻掺杂区的掺杂宽度范围为160nm至1000nm，因所述第一轻掺杂区的掺杂浓度较低、掺杂范围较小，可以减少所述第一轻掺杂区对器件沟道的影响，在提高器件性能的同时，减少对器件击穿电压的影响；另外，可以通过调整所述第一轻掺杂区和所述介质层的相对位置，来调节器件特性。
31.本发明技术方案中的半导体结构的形成方法中，形成所述漂移区内的第一轻掺杂区，所述第一轻掺杂区包围所述漏极且与所述漏极相接触，所述第一轻掺杂区具有第二导电类型，所述第一轻掺杂区具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度，一方面，所述漏极、所述第一轻掺杂区和所述漂移区之间形成缓变结，降低了漏极和漂移区之间因掺杂浓度突变引起的漏端电场，抑制了热载流子效应，从而提升器件的性能；另一方面，所述第一轻掺杂区提高了漏极的浓度，利于提高器件的线性电流(idlin)和导电电阻(rsp)；再者，所述第一轻掺杂区提高了漂移区的浓度，有利于降低栅诱导漏极泄露电流，降低漏电，有利于抑制基区展宽效应(krik效应)的发生，提高器件开启时的击穿电压(onbv)特性。
32.进一步，所述栅极结构还包括介质层，所述介质层位于部分所述栅极层表面，且向所述漏极的方向延伸至所述衬底表面，所述介质层有利于提高器件的击穿电压。
33.进一步，所述第三掺杂浓度范围为5e15 atom/cm3至1e17 atom/cm3；所述第一轻掺杂区的掺杂深度范围为30nm至250nm；所述第一轻掺杂区的掺杂宽度范围为160nm至1000nm，因所述第一轻掺杂区的掺杂浓度较低、掺杂范围较小，可以减少所述第一轻掺杂区对器件沟道的影响，在提高器件性能的同时，减少对器件击穿电压的影响；另外，可以通过调整所述第一轻掺杂区和所述介质层的相对位置，来调节器件特性。
34.进一步，所述第一轻掺杂区可以和cmos器件的第二轻掺杂区在同一工艺中形成，可以节省工艺工序，降低生产成本。
附图说明
35.图1至图3是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
36.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
37.如背景技术所述，现有bcd工艺形成的ldmos器件需进一步改进。
38.为解决所述技术问题，本发明提供的一种半导体结构及其形成方法中，位于所述漂移区内的第一轻掺杂区，所述第一轻掺杂区包围所述漏极且与所述漏极相接触，所述第一轻掺杂区具有第二导电类型，所述第一轻掺杂区具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度，一方面，所述漏极、所述第一轻掺杂区和所述漂移区之间形成缓变结，降低了漏极和漂移区之间因掺杂浓度突变引起的漏端电场，抑制了热载流子效应，从而提升器件的性能；另一方面，所述第一轻掺杂区提高了漏极的浓度，利于提高器件的线性电流(idlin)和导电电阻(rsp)；再者，所述第一轻掺杂区提高了漂移区的浓度，有利于降低栅诱导漏极泄露电流，降低漏电，有利于抑制基区展宽效应(krik效应)的发生，提高器件开启时的击穿电压(onbv)特性。
39.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
40.图1至图3是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
41.请参考图1，提供衬底100，所述衬底100包括相邻的第一区i和第二区ii。
42.本实施例中，所述衬底上还包括第三区(图中未示出)，所述第三区用于形成cmos器件。
43.本实施例中，所述第二区ii位于所述第一区i两侧，用于形成对称型的ldmos器件。在其他实施例中，可以不限于形成对称型的ldmos器件，也可以为单个的ldmos器件。
44.本实施例中，所述衬底100的材料包括硅。其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
45.请参考图2，在所述第一区i内形成体区101，所述体区101具有第一导电类型；在所述第二区ii内形成漂移区102，所述漂移区102具有第二导电类型，所述第一导电类型与所述第二导电类型不同，所述漂移区102具有第一掺杂浓度。
46.本实施例中，所述第一导电类型为p型，所述第二导电类型为n型，用于形成nldmos。在另一实施例中，所述第一导电类型为n型，所述第二导电类型为p型，用于形pldmos。
47.请参考图3，形成所述衬底100上的栅极结构、所述栅极结构一侧的所述体区101内的源极103和所述栅极结构另一侧的所述漂移区102内的漏极104，所述漂移区102内还具有第一轻掺杂区105，所述第一轻掺杂区105包围所述漏极104且与所述漏极104相接触，部分所述栅极结构位于所述第一区i上，且另一部分所述栅极结构层还位于所述第二区ii上，所述体区101具有第一导电类型，所述漂移区102、所述第一轻掺杂区105、所述源极103和所述漏极104具有第二导电类型，所述第一导电类型与所述第二导电类型不同，所述漂移区102具有第一掺杂浓度，所述漏极104具有第二掺杂浓度，所述第一轻掺杂区105具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度。
48.一方面，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度，使所述漏极104、所述第一轻掺杂区105和所述漂移区102之间形成缓变结，降低了漏极104和漂移区102之间因掺杂浓度突变引起的漏端电场，抑制了热载流子效应，从而提升器件的性能；另一方面，所述第一轻掺杂区105提高了漏极104附近漂移区102的浓度，利于提高器件的线性电流(idlin)和导电电阻(rsp)；再者，所述第一轻掺杂区105提高了漂移区102的浓度，有利于降低栅诱导漏极泄露电流，降低漏电，有利于抑制基区展宽效应(krik效应)的发生，提高器件开启时的击穿电压(onbv)特性。
49.本实施例中，所述栅极结构包括栅氧层106和位于所述栅氧层106上的栅极层107。
50.所述第一轻掺杂区105可以在所述栅极层107形成之前或之后形成，可以根据器件的实际需要来灵活地选择所述第一轻掺杂区105的形成方式。本实施例中，所述第一轻掺杂区105的形成方法包括：在形成所述栅极层107之前，形成所述第一轻掺杂区105。在另一实施例中，在形成所述栅极层之后，形成所述第一轻掺杂区105。
51.本实施例中，还在所述第三区上形成cmos器件(图中未示出)。
52.本实施例中，所述cmos器件的形成方法包括：在所述第三区上形成逻辑栅极(图中未示出)，位于所述逻辑栅极两侧的衬底100内形成低掺杂浓度的第二轻掺杂区(图中未示出)；在形成所述第二轻掺杂区之后，在所述逻辑栅极两侧形成侧墙(图中未示出)；在形成所述侧墙之后，在所述逻辑栅极两侧的所述衬底100内形成源漏区(图中未示出)。
53.本实施例中，所述第一轻掺杂区104和cmos器件的所述第二轻掺杂区在同一工艺中形成，可以节省工艺工序，降低生产成本。
54.所述第一轻掺杂区104的形成工艺包括离子注入工艺。
55.所述离子注入工艺的工艺参数包括：所述离子包括n型导电离子或p型导电离子，所述离子注入剂量范围为5e12 atom/cm2至1e14 atom/cm2，能量范围为10kev至80kev。本实施例中，所述离子为n型导电离子。
56.本实施例中，所述栅极结构还包括介质层108，所述介质层108位于部分所述栅极层107表面，且向所述漏极104的方向延伸至所述衬底100表面。在其他实施例中，可以不形成所述介质层。所述介质层108有利于提高器件的击穿电压。
57.所述介质层108的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种。本实施例中，所述介质层108的材料为氧化硅。
58.本实施例中，所述介质层108的形成方法包括：在形成所述栅极层107之后，在所述衬底100和所述栅极层107表面形成图形化层(图中未示出)，所述图形化层暴露部分所述衬底100表面和部分所述栅极层107表面；形成所述图形化层后，对所述衬底100表面和所述栅极层107表面进行氧化处理，形成所述介质层108。
59.具体地，所述介质层108可以在cmos器件的硅化物(salicide)工艺中，与硅化物阻挡层(salicide block，sab)采用同一工艺形成，所述介质层108与所述硅化物阻挡层的材料相同。
60.可以通过调整所述第一轻掺杂区104和所述介质层108的相对位置，来调节器件特性。
61.本实施例中，在沿所述衬底100表面方向上，所述第一轻掺杂区104距离所述栅极结构的尺寸m范围为0μm至3μm。
62.本实施例中，所述第三掺杂浓度范围为5e15 atom/cm3至1e17 atom/cm3；所述第一轻掺杂区104的掺杂深度范围为30nm至250nm；所述第一轻掺杂区104的掺杂宽度范围为160nm至1000nm。因所述第一轻掺杂区104的掺杂浓度较低、掺杂范围较小，可以减少所述第一轻掺杂区104对器件沟道的影响，在提高器件性能的同时，基本不影响器件击穿电压。需要说明的是，所述深度指沿着所述衬底100表面法线方向的尺寸；所述宽度指沿着所述衬底100表面方向的尺寸。
63.相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构，请继续参考图3，包括：衬底100，所述衬底100包括相邻的第一区i和第二区ii；位于所述衬底100上的栅极结构，部分所述栅极结构位于所述第一区i上，且另一部分所述栅极结构层还位于所述第二区ii上；位于所述第一区i内的体区101，所述体区101具有第一导电类型；位于所述第二区ii内的漂移区102，所述漂移区102具有第二导电类型，所述第一导电类型与所述第二导电类型不同，所述漂移区102具有第一掺杂浓度；位于所述栅极结构两侧的所述衬底100内的漏极104和源极103，所述源极103位于所述体区101内，所述漏极104位于所述漂移区102内，所述源极103和所述漏极104具有第二导电类型，所述漏极104具有第二掺杂浓度；位于所述漂移区102内的第一轻掺杂区105，所述第一轻掺杂区105包围所述漏极104且与所述漏极104相接触，所述第一轻掺杂区105具有第二导电类型，所述第一轻掺杂区105具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度。
64.一方面，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度，使所述漏极104、所述第一轻掺杂区105和所述漂移区102之间形成缓变结，降低了漏极104和漂移区102之间因掺杂浓度突变引起的漏端电场，抑制了热载流子效应，从而提升器件的性能；另一方面，所述第一轻掺杂区105提高了漏极104的浓度，利于提高器件的线性电流(idlin)和导电电阻(rsp)；再者，所述第一轻掺杂区105提高了漂移区102的浓度，有利于降低栅诱导漏极泄露电流，降低漏电，有利于抑制基区展宽效应(krik效应)的发生，提高器件开启时的击穿电压(onbv)特性。
65.本实施例中，所述栅极结构包括栅氧层106和位于所述栅氧层106上的栅极层107。
66.本实施例中，所述栅极结构还包括介质层108，所述介质层108位于部分所述栅极层107表面，且向所述漏极104的方向延伸至所述衬底100表面。所述介质层有利于提高器件的击穿电压。
67.本实施例中，在沿所述衬底100表面方向上，所述第一轻掺杂区104距离所述栅极结构的尺寸m范围为0μm至3μm。
68.所述介质层108的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种。本实施例中，所述介质层108的材料为氧化硅。
69.本实施例中，所述第三掺杂浓度范围为5e15 atom/cm3至1e17 atom/cm3。
70.本实施例中，所述第一轻掺杂区104的掺杂深度范围为30nm至250nm；所述第一轻掺杂区104的掺杂宽度范围为160nm至1000nm。
71.因所述第一轻掺杂区104的掺杂浓度较低、掺杂范围较小，可以减少所述第一轻掺杂区104对器件沟道的影响，在提高器件性能的同时，减少对器件击穿电压的影响；另外，可以通过调整所述第一轻掺杂区104和所述介质层108的相对位置，来调节器件特性。
72.本实施例中，所述衬底100上还包括第三区(图中未示出)；所述第三区上具有cmos器件。
73.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。