半导体器件以及制造该半导体器件的方法与流程

半导体器件以及制造该半导体器件的方法
1.相关申请的交叉引用
2.本技术要求于2021年6月18日提交的韩国申请第10-2021-0079260号的优先权，其整体通过引用并入本文。
技术领域
3.本发明的各种实施例涉及一种半导体器件，并且更具体地，涉及一种包括止挡件结构的半导体器件以及制造该半导体器件的方法。


背景技术：

4.电介质材料形成在半导体器件中的相邻图案结构之间。随着半导体器件高度集成，图案结构之间的距离正在减小。因此，寄生电容增加。半导体器件的性能随着寄生电容增加而降低。因此，需要改进的结构来维持及进一步提高半导体器件的可靠性。


技术实现要素：

5.本发明的各种实施例提供了一种具有改进的可靠性的半导体器件以及制造该半导体器件的方法。
6.根据本发明实施例的半导体器件可以包括：衬底，其包括单元阵列区和单元阵列边缘区；多个位线结构，其形成在所述衬底的单元阵列区之上；止挡件结构，其形成在所述衬底的单元阵列边缘区之上；多个储存节点接触插塞，其形成在所述单元阵列区的位线结构之间；以及虚设插塞，其形成在所述止挡件结构上。
7.根据本发明实施例的制造半导体器件的方法可以包括：在衬底之上形成多个位线结构；在所述位线结构之间形成线形状开口；在所述线形状开口的边缘上形成止挡件结构；在所述线形状开口的每个中填充线图案；通过刻蚀所述线图案来形成多个接触插塞和多个隔离凹槽；以及在所述隔离凹槽中填充插塞隔离层。
8.根据本发明实施例的半导体器件可以包括：多个位线结构，所述位线结构的每个包括形成在衬底上的位线接触插塞、形成在所述位线接触插塞上的位线、以及形成在所述位线接触插塞上的位线硬掩模；多个储存节点接触插塞，其形成在所述衬底的单元阵列区之上的所述位线结构之间；多个插塞隔离层，其中每个插塞隔离层设置在一对相邻的储存节点接触插塞之间；止挡件结构，其形成在所述衬底的单元阵列边缘区之上；多个虚设插塞，其形成在由另一多个插塞隔离层隔开的衬底的单元阵列边缘区之上，其中，所述止挡件结构位于比所述多个储存节点接触插塞的底表面高的水平处。
9.本发明可以通过在单元阵列边缘区处形成止挡件结构来防止储存节点接触插塞的刻蚀缺陷。
10.本发明的这些和其他特征将通过以下附图和详细描述得到更好的理解。
附图说明
11.图1a是图示本发明实施例的半导体器件的平面图。
12.图1b是沿着图1a的线a-a’截取的截面图。
13.图2a至图2n是图示根据本发明实施例的制造半导体器件的方法的图。
具体实施方式
14.将参照作为本发明的理想示意图的截面图、平面图和框图来描述本文中所述的各种实施例。因此，可以通过制造技术和/或公差来修改附图的结构。本发明的各种实施例不限于附图中所示的具体结构，而是包括可以根据制造工艺产生的结构的任何变化。此外，在附图中以示意图示出的任何区域和区域的形状旨在说明各种元件的区域结构的具体示例，并非旨在限制本发明的范围。
15.图1a是图示本发明实施例的半导体器件的平面图。图1b是沿着图1的线a-a’截取的截面图。
16.参见图1a至图1b，半导体器件100可以包括多个存储器单元。每个存储器单元可以包括单元晶体管，该单元晶体管包括掩埋字线207和位线213。
17.下面将详细描述半导体器件100。
18.可以在衬底201中形成器件隔离层202和有源区203。多个有源区203可以由器件隔离层202限定。衬底201可以由适合半导体加工的材料制成。衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底201可以包括其他半导体材料，如锗。衬底201可以包括iii/v族半导体衬底，例如化合物半导体衬底，例如gaas。衬底201可以包括绝缘体上硅(silicon on insulator，soi)衬底。器件隔离层202可以通过浅沟槽隔离(shallow trench isolation，sti)工艺形成。
19.栅沟槽205可以形成在衬底201中。栅电介质层206可以共形地形成在栅沟槽205的底表面和侧表面上。掩埋字线207可以形成在栅电介质层206上。掩埋字线207可以部分地填充栅电介质层206上的栅沟槽205的下部。栅覆盖层208可以形成在掩埋字线207上。掩埋字线207的上表面可以设置在比衬底201的上表面低的水平处。掩埋字线207可以由具有低电阻率的金属材料形成。掩埋字线207可以通过顺序地堆叠氮化钛(tin)和钨(w)来形成。在另一个实施例中，掩埋字线207可以仅由氮化钛形成。掩埋字线207也可以称为“掩埋栅电极”。掩埋字线207可以在第一方向d1上沿着其长轴延伸。
20.第一杂质区209和第二杂质区210可以形成在衬底201中。第一杂质区209和第二杂质区210可以通过栅沟槽205彼此间隔开。第一杂质区209和第二杂质区210也可以称为“源极/漏极区”。第一杂质区209和第二杂质区210可以包括诸如砷(as)或磷(p)的n型杂质。掩埋字线207以及第一杂质区209和第二杂质区210可以形成单元晶体管。通过掩埋字线207可以改善单元晶体管的短沟道效应。
21.位线接触插塞212可以形成在衬底201上。位线接触插塞212可以形成在第一杂质区209上。位线接触插塞212可以设置在位线接触孔211内部。位线接触孔211可以穿通形成在衬底201之上的硬掩模层204并延伸至衬底201中。硬掩模层204可以形成在衬底201之上。硬掩模层204可以包括电介质材料。位线接触孔211可以暴露第一杂质区209。位线接触插塞
212的下表面可以设置在比器件隔离层202的上表面和有源区203的上表面低的水平处。位线接触插塞212可以由多晶硅或金属材料形成。位线接触插塞212的一部分可以具有比位线接触孔211的直径小的线宽。位线213可以形成在位线接触插塞212之上。位线硬掩模214可以形成在位线213之上。位线接触插塞212、位线213和位线硬掩模214的堆叠结构也可以称为“位线结构”。位线213可以具有在与掩埋字线207交叉的第二方向d2上延伸的线形状。位线213的一部分可以连接至位线接触插塞212。位线213和位线接触插塞212的线宽可以在第一方向上是相同的。因此，位线213可以覆盖位线接触插塞212并在第二方向d2上延伸。位线硬掩模214可以包括诸如氮化硅的电介质材料。
22.间隔件结构bls可以形成在位线结构的侧壁上。间隔件结构bls可以延伸以设置在位线接触插塞212的侧壁上。例如，位线213的两个侧壁上的间隔件结构bls可以包括第一间隔件215、第二间隔件217以及第三间隔件218。位线接触插塞212的间隔件结构bls可以包括第一间隔件215和间隙填充间隔件216。间隔件结构bls可以包括氮化硅、氧化硅、低k材料或它们的组合。低k材料可以包括氮化硅硼(sibn)、氧化硅碳(sico)、氮化硅碳(sicn)、碳氮化硅硼(sibcn)或它们的组合。第一间隔件215和间隙填充间隔件216可以包括氮化硅，第二间隔件217可以包括氧化硅或低k材料。在另一实施例中，间隔件结构bls可以包括多层间隔件，其包括nkon、nknan、nkok、nkokn、nkakn、kok或kak，其中n指氮化硅，k指低k材料，o指氧化硅，a指示气隙。在另一实施例中，间隔件结构bls的最外间隔件可以包括低k材料。
23.储存节点接触插塞221可以形成在相邻的位线结构之间。储存节点接触插塞221可以连接至第二杂质区210。储存节点接触插塞221可以包括多晶硅、金属氮化物、金属材料、金属硅化物或它们的组合。在一些实施例中，储存节点接触插塞221可以通过顺序地堆叠多晶硅、硅化钴和钨来形成。
24.当从与位线结构平行的方向观察时，插塞隔离层222可以形成在相邻的储存节点接触插塞221之间。插塞隔离层222可以形成在相邻的位线结构之间。沿着第二方向d2彼此相邻的储存节点接触插塞221可以通过储存节点接触插塞221间隔开。多个插塞隔离层222和多个储存节点接触插塞221可以沿第二方向d2交替地设置在相邻的位线结构之间。储存节点接触插塞221可以直接接触间隔件结构bls的第三间隔件218，并且第三间隔件218可以包括低k材料。
25.存储元件(未示出)可以形成在储存节点接触插塞221之上。存储元件可以包括具有储存节点的电容器。储存节点可以包括柱型储存节点。储存节点还可以包括筒型储存节点，或者筒型和柱型储存节点的组合。
26.尽管未示出，但电介质层和板节点可以形成在储存节点之上。
27.插塞隔离层222可以包括氮化硅或低k材料。在插塞隔离层222包括低k材料的情况下，其之间插置有插塞隔离层222的相邻储存节点接触插塞221之间的寄生电容可以减小。插塞隔离层222可以包括sico、sicn、siocn、sibn或sibcn。
28.根据图1a和图1b，半导体器件100可以包括单元阵列区ca和单元阵列边缘区me。多个储存节点接触插塞221可以形成在单元阵列区ca中，并且多个虚设插塞221d可以形成在单元阵列边缘区me中。止挡件结构230可以设置在虚设插塞221d之下。单元阵列边缘区me可以指的是单元阵列区ca的边缘。此外，单元阵列边缘区me可以指的是单元阵列区ca和外围电路区域(未示出)之间的边界区域。单元阵列区ca可以是单元垫区域，并且单元阵列边缘
区me可以是单元垫边缘区域。
29.储存节点接触插塞221的底表面可以设置在比虚设插塞221d的底表面低的水平处。可以通过在虚设插塞221d之下形成止挡件结构230来形成平整结构。如以下将描述的，储存节点接触插塞221和虚设插塞221d可以同时形成。例如，可以通过在单元阵列区ca和单元阵列边缘区me中形成并刻蚀线形状多晶硅层来同时形成储存节点接触插塞221和虚设插塞221d。
30.如上所述，可以通过在单元阵列边缘区me中形成止挡件结构230来降低用于形成储存节点接触插塞221和虚设插塞221d的刻蚀难度并且可以防止刻蚀缺陷。
31.止挡件结构230可以由与间隔件结构bls的一部分相同的材料形成。例如，止挡件结构230可以包括氮化硅、氧化硅或它们的组合。在形成氮化硅和氧化硅的多层结构的间隔件结构bls之后，氮化硅或氧化硅可以部分地保留而不通过利用掩模层被刻蚀，并且可以用于形成止挡件结构230。在本实施例中，止挡件结构230可以包括第一止挡件231和第二止挡件232的叠层。第一止挡件231和第二止挡件232可以包括氮化硅。第一止挡件231和第一间隔件215可以由相同的材料(例如，氮化硅)形成。第二止挡件232和间隙间隔件216可以由相同的材料(例如，氮化硅)形成。
32.图2a至图2n是图示根据本发明实施例的制造半导体器件的方法的图。图2a至图2n图示了基于沿着图1a的线a-a’截取的截面图的制造方法。
33.如图2a所示，可以在衬底11中形成器件隔离层12。衬底11可以包括单元阵列区ca和单元阵列边缘区me。多个有源区13可以由器件隔离层12限定。器件隔离层12可以通过浅沟槽隔离(shallow trench isolation，sti)工艺形成。sti工艺可以如下。通过刻蚀衬底11来形成隔离沟槽(附图标记省略)。利用电介质材料来填充隔离沟槽，从而形成器件隔离层12。器件隔离层12可以包括氧化硅、氮化硅或它们的组合。化学气相沉积或其他沉积工艺可以用于利用电介质材料填充隔离沟槽。可以利用至少一种平坦化工艺，例如化学机械抛光(chemical-mechanical polishing，cmp)。
34.接下来，可以在衬底11中形成掩埋字线结构。掩埋字线结构可以包括：栅沟槽15、共形覆盖栅沟槽15的底表面和侧壁的栅电介质层16、部分填充栅电介质层16上的栅沟槽15下部的掩埋字线17、以及形成在掩埋字线17上的栅覆盖层18。
35.用于形成掩埋字线结构的方法可以如下。
36.首先，可以在衬底11中形成栅沟槽15。栅沟槽15可以具有与有源区13和器件隔离层12交叉的线形状。可以通过刻蚀工艺来形成栅沟槽15，该刻蚀工艺包括在衬底11上形成掩模图案(未示出)并且利用掩模图案作为刻蚀掩模。为了形成栅沟槽15，硬掩模层14可以用作刻蚀阻挡层。硬掩模层14可以具有通过掩模图案被图案化的形状。硬掩模层14可以包括氧化硅。硬掩模层14可以包括正硅酸乙酯(tetra ethyl ortho silicate，teos)。栅沟槽15的底部可以在比器件隔离层12的底部高的水平处。
37.尽管未示出，隔离层12的一部分可以被凹陷以突出设置在栅沟槽15之下的有源区13。例如，设置在栅沟槽15之下的器件隔离层12可以沿着栅沟槽15的长度方向被选择性地凹陷。因此，可以在栅沟槽15之下形成鳍区(附图标记省略)。鳍区可以是沟道区的一部分。
38.接下来，可以在栅沟槽15的底表面和侧壁上形成栅电介质层16。在形成栅电介质层16之前，可以对栅沟槽15表面的刻蚀损伤进行固化。例如，可以通过热氧化处理来形成和
去除牺牲氧化物。
39.可以通过热氧化工艺来形成栅电介质层16。例如，可以通过氧化栅沟槽15的底表面和侧壁来形成栅电介质层16。
40.在另一个实施例中，可以通过诸如化学气相沉积(chemical vapor deposition，cvd)或原子层沉积(atomic layer deposition，ald)的沉积方法来形成栅电介质层16。栅电介质层16可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化镧、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝、以及它们的组合。
41.在另一个实施例中，可以通过沉积内衬多晶硅层，然后彻底地氧化内衬多晶硅层来形成栅电介质层16。
42.在又一实施例中，可以通过形成内衬氮化硅层然后在之后彻底地氧化内衬氮化硅层来形成栅电介质层16。
43.接下来，可以在栅电介质层16上形成掩埋字线17。为了形成掩埋字线17，可以在形成导电层(未示出)以填充栅沟槽15之后执行凹陷工艺。可以通过回蚀工艺或化学机械抛光(chemical mechanical polishing，cmp)工艺接着进行回蚀工艺来执行凹陷工艺。掩埋字线17可以具有部分填充栅沟槽15的凹陷形状。也就是说，掩埋字线17的上表面可以处于比有源区13的上表面低的水平。掩埋字线17可以包括金属、金属氮化物或其组合。例如，掩埋字线17可以由氮化钛(tin)、钨(w)或氮化钛/钨(tin/w)叠层形成。氮化钛/钨(tin/w)叠层可以具有这样的结构，其中共形地形成氮化钛，然后利用钨来部分地填充栅沟槽15。氮化钛可以单独用作掩埋字线17，这也可以称为“仅tin结构”的掩埋字线17。氮化钛/钨(tin/w)叠层和多晶硅层的双栅结构可以用作掩埋字线17。
44.接下来，可以在掩埋字线17上形成栅覆盖层18。栅覆盖层18可以包括电介质材料。利用栅覆盖层18来填充掩埋字线17上的栅沟槽15的剩余部分。栅覆盖层18可以包括氮化硅。在另一个实施例中，栅覆盖层18可以包括氧化硅。在又一个实施例中，栅覆盖层18可以具有氮化物-氧化物-氮化物(nitride-oxide-nitride，non)结构。栅覆盖层18的上表面可以与硬掩模层14的上表面处于同一水平。为此，可以在形成栅覆盖层18时执行化学机械抛光(cmp)工艺。
45.在形成栅覆盖层18之后，可以形成杂质区19和20。杂质区19和20可以通过诸如离子注入的掺杂工艺来形成。杂质区19和20可以包括第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以掺杂有相同导电类型的杂质。第一杂质区19和第二杂质区20可以具有相同的深度。在另一个实施例中，第一杂质区19可以比第二杂质区20更深。第一杂质区19和第二杂质区20也可以称为源极/漏极区。第一杂质区19可以是位线接触插塞要连接至的区域，第二杂质区20可以是储存节点接触插塞要连接至的区域。第一杂质区19和第二杂质区20可以设置在不同的有源区13中。此外，第一杂质区19和第二杂质区20可以设置在各自的有源区13中，同时通过栅沟槽15彼此间隔开。
46.可以通过掩埋字线17以及第一杂质区19和第二杂质区20来形成存储器单元的单元晶体管。
47.如图2b所示，可以形成位线接触孔21。可以利用接触掩模(未示出)来刻蚀硬掩模
层14，以形成位线接触孔21。当在平面图中观察时，位线接触孔21可以具有圆的形状或椭圆的形状。衬底11的一部分可以通过位线接触孔21暴露出。位线接触孔21可以具有由预定的线宽控制的直径。位线接触孔21可以具有暴露出有源区13的一部分的形状。例如，第一杂质区19可以通过位线接触孔21暴露出。位线接触孔21可以具有大于有源区13的短轴的宽度的直径。因此，在用于形成位线接触孔21的刻蚀工艺期间，可以部分地刻蚀第一杂质区19、器件隔离层12和栅覆盖层18。即，在位线接触孔21之下的栅覆盖层18、第一杂质区19和器件隔离层12可以被凹陷至预定深度。因此，位线接触孔21的底部可以延伸至衬底11中。随着位线接触孔21扩大，第一杂质区19的表面可以被凹陷，并且第一杂质区19的上表面可以位于比有源区13的上表面低的水平处。
48.如图2c所示，可以形成预插塞22a。预插塞22a可以通过选择性外延生长(selective epitaxial growth，seg)来形成。例如，预插塞22a可以包括掺杂有磷的外延层，例如seg sip。以这种方式，可以通过选择性外延生长来形成没有空隙的预插塞22a。在另一实施例中，可以通过沉积多晶硅层并在多晶硅层上执行cmp工艺来形成预插塞22a。预插塞22a可以填充位线接触孔21。预插塞22a的上表面可以处于与硬掩模层14的上表面相同的水平处。
49.如图2d所示，可以堆叠位线导电层23a和位线硬掩模层24a。可以在预插塞22a和硬掩模层14上顺序地堆叠位线导电层23a和位线硬掩模层24a。位线导电层23a可以包括含金属材料。位线导电层23a可以包括金属、金属氮化物、金属硅化物或它们的组合。在本实施例中，位线导电层23a可以包括钨(w)。在另一个实施例中，位线导电层23a可以包括氮化钛和钨(tin/w)的叠层。在这种情况下，氮化钛可以用作阻挡层。位线硬掩模层24a可以由相对于位线导电层23a和预插塞22a具有刻蚀选择性的绝缘材料来形成。位线硬掩模层24a可以包括氧化硅或氮化硅。在本实施例中，位线硬掩模层24a可以由氮化硅形成。
50.如图2e所示，可以形成位线结构。位线结构可以包括位线接触插塞22、位线23和位线硬掩模24的叠层。可以通过利用位线掩模层(未示出)的刻蚀工艺来形成位线接触插塞22、位线23和位线硬掩模24。
51.利用位线掩模层作为刻蚀阻挡层来刻蚀位线硬掩模层24a和位线导电层23a。因此，可以形成位线23和位线硬掩模24。可以通过刻蚀位线导电层23a来形成位线23。可以通过刻蚀位线硬掩模层24a来形成位线硬掩模24。
52.随后，可以刻蚀预插塞22a以具有与位线23相同的线宽。因此，可以形成位线接触插塞22。可以在第一杂质区19之上形成位线接触插塞22。位线接触插塞22可以使第一杂质区19和位线23互连。可以在位线接触孔21中形成位线接触插塞22。位线接触插塞22的线宽小于位线接触孔21的直径。因此，可以在位线接触插塞22的两侧上限定间隙25。
53.如上所述，当形成位线接触插塞22时，在位线接触孔21中形成间隙25。这是因为位线接触插塞22形成为比位线接触孔21的直径小。间隙25不形成为围绕位线接触插塞22，而是独立地形成在位线接触插塞22的两个侧壁上。结果，一个位线接触插塞22和一对间隙25位于位线接触孔21中，并且这对间隙25被位线接触插塞22彼此隔开。间隙25的底表面可以延伸至器件隔离层12中。间隙25的底表面可以处于比第一杂质区19的凹陷上表面低的水平处。
54.位线接触插塞22、位线23和位线硬掩模24顺序地堆叠的结构也可以称为位线结
构。当俯视时，位线结构可以为在任一方向上延伸的线形状图案结构。
55.可以在相邻的位线结构之间限定线形状开口lo。线形状开口lo可以平行于位线结构。硬掩模层14可以通过线形状开口lo暴露出。线形状开口lo可以从单元阵列区ca延伸至单元阵列边缘区me。单元阵列边缘区me的硬掩模层14也可以通过线形状开口lo暴露出。
56.如图2f所示，可以在位线结构上形成第一间隔件层26a。第一间隔件层26a可以覆盖位线接触插塞22的侧壁和位线23的侧壁二者。第一间隔件层26a可以覆盖位线硬掩模24的侧壁和上表面二者。第一间隔件层26a可以包括绝缘材料。在本实施例中，第一间隔件层26a可以包括氮化硅。
57.可以在第一间隔件层26a上形成第二间隔件层27a。第二间隔件层27a和第一间隔件层26a可以由相同的材料形成。第二间隔件层27a可以包括氮化硅。可以在设置于位线结构的上表面和侧表面上的第一间隔件层26a上共形地形成第二间隔件层27a。第二间隔件层27a可以填充在位线接触插塞22两侧上的间隙25。
58.可以在单元阵列边缘区me中形成第一间隔件层26a和第二间隔件层27a。例如，第一间隔件层26a和第二间隔件层27a可以从单元阵列区ca延伸至单元阵列边缘区me。
59.如图2g所示，可以形成掩模层28。掩模层28可以遮蔽单元阵列边缘区me。掩模层28可以包括光致抗蚀剂图案。单元阵列区ca的第二间隔件层27a可以被掩模层28选择性地暴露出。
60.接下来，可以选择性地刻蚀第二间隔件层27a。例如，可以修整第二间隔件层27a以填充在位线接触插塞22两侧上的间隙25。因此，第二间隔件层27a可以保留在位线接触插塞22的两侧上的间隙25中，并且第二间隔件层27a可以不保留在位线23的两侧上的第一间隔件层26a上。第二间隔件层27a可以保留在单元阵列边缘区me中。
61.填充间隙25的第二间隔件层简称为“间隙填充间隔件27”，保留在单元阵列边缘区的第二间隔件层简称为“止挡内衬27l”。第一间隔件层26a可以保留在止挡内衬27l之下。在下文中，保留在单元阵列边缘区me中的第一间隔件层由附图标记“26l”表示，并且保留在单元阵列边缘区me中的第一间隔件层26l和止挡内衬27l的叠层称为“止挡件结构esl”。
62.如图2h所示，在去除掩模层28之后，可以在止挡内衬27l上形成第三间隔件层29a。第三间隔件层29a可以包括氧化硅。可以在单元阵列区ca和单元阵列边缘区me中形成第三间隔件层29a。在单元阵列区ca中，可以在第一间隔件层26a上形成第三间隔件层29a。在单元阵列边缘区me中，可以在止挡内衬27l上形成第三间隔件层29a。
63.如图2i所示，可以刻蚀第三间隔件层29a以形成第三间隔件29。可以执行第三间隔件层29a的回蚀处理以形成第三间隔件29。第三间隔件29可以覆盖间隙填充间隔件27的上部。第三间隔件29可以位于位线23的两个侧壁上，第一间隔件层26a插设于它们之间。在单元阵列边缘区me中，第三间隔件层29a可以保留在止挡内衬27l上。
64.如图2j所示，可以形成第三间隔件29。可以在第三间隔件层29a和第三间隔件29上形成第四间隔件层30a。第四间隔件层30a可以包括氮化硅。
65.如图2k所示，可以选择性地刻蚀第四间隔件层30a以在线形状开口lo的侧壁上形成第四间隔件30。
66.可以刻蚀下部材料以自对准到第四间隔件30。因此，可以在位线结构之间形成暴露出有源区13的一部分的多个凹陷区31。可以利用各向异性刻蚀或各向异性刻蚀和各向同
性刻蚀的组合来形成凹陷区31。例如，可以各向异性地顺序刻蚀设置在位线结构之间的第四间隔件层30a和第一间隔件层26a，然后可以各向同性地刻蚀有源区13的暴露部分。在另一个实施例中，也可以各向同性地刻蚀硬掩模层14。可以通过凹陷区31暴露出有源区13和间隙填充间隔件27的部分。
67.凹陷区31可以延伸至衬底11中。在凹陷区31的形成期间，可以将器件隔离层12、栅覆盖层18和第二杂质区20凹陷至预定深度。凹陷区31的底表面可以处于比位线接触插塞22的上表面低的水平处。凹陷区31的底表面可以处于比位线接触插塞22的底表面高的水平处。线形状开口lo和凹陷区31可以互连。线形状开口lo和凹陷区31的垂直结构也可以称为“储存节点接触孔”。
68.可以通过在形成凹陷区31的同时刻蚀第四间隔件层30a和第一间隔件层26a在位线结构的侧壁上形成间隔件结构bls。间隔件结构bls可以包括具有不同介电常数的材料。
69.间隔件结构bls可以包括第一间隔件26、第三间隔件29和第四间隔件30。第一间隔件26可以直接接触位线接触插塞22和位线23的侧壁。第三间隔件29可以覆盖第一间隔件26，第四间隔件30可以覆盖第三间隔件29。第一间隔件26可以位于间隙填充间隔件27与位线接触插塞22之间。第三间隔件29可以位于第四间隔件30与第一间隔件26之间。
70.可以在位线23的侧壁上顺序地堆叠第一间隔件26、第三间隔件29和第四间隔件30。可以在位线接触插塞22的侧壁上堆叠第一间隔件26和间隙填充间隔件27。
71.如图2l所示，可以形成填充每个线形状开口lo的线图案32。线图案32可以填充线形状开口lo和凹陷区31。线图案32可以接触第二杂质区20。线图案32可以设置为与位线结构相邻。当俯视观察时，多个线图案32可以位于多个位线结构之间。
72.线图案32可以在形成在单元阵列区ca中的同时延伸至单元阵列边缘区me。在线图案32中，可以通过止挡件结构esl在单元阵列区ca和单元阵列边缘区me中形成平整结构。平整结构是指形成在单元阵列区ca中的线图案32的底表面比形成在单元阵列边缘区me中的线图案32的底表面低的结构。由于这种平整结构，后续的刻蚀工艺可能会变得更容易。
73.如图2m所示，可以通过利用在与线图案32交叉的方向上延伸的掩模层来刻蚀线图案32。因此，可以形成多个接触插塞32p和多个隔离凹槽32c。当俯视观察时，可以在相邻的位线结构之间设置多个接触插塞32p，并且可以在接触插塞32p之间设置隔离凹槽32c。在用于形成隔离凹槽32c的刻蚀工艺期间，可以通过下部止挡件结构esl来形成平整结构。形成在单元阵列边缘区me中的接触插塞可以简称为虚设插塞32d。虚设插塞32d的底表面和接触插塞32p的底表面可以位于不同的高度。例如，虚设插塞32d的底表面可以在比接触插塞32p的底表面高的水平处。
74.根据本实施例，可以降低用于形成储存节点接触插塞221和虚设插塞221d的刻蚀难度，并且可以通过形成止挡件结构esl来防止刻蚀缺陷。当形成止挡件结构esl时，可以充分地执行刻蚀以隔开相邻的虚设插塞221d。因此，可以防止由于未刻蚀的虚设插塞221d而导致虚设插塞221d与储存节点接触插塞221之间的桥接。例如，可以在完成形成储存节点接触插塞221的刻蚀工艺之前完成形成虚设插塞221d的刻蚀工艺，因此可以完全间隔开相邻的虚设插塞221d。可以防止设置在虚设插塞221d之下的下部结构被止挡件结构esl刻蚀，直到完成用于形成储存节点接触插塞221的刻蚀工艺。
75.如图2n所示，可以形成填充隔离凹槽32c的插塞隔离层33。为了形成插塞隔离层
33，可以顺序地执行氮化硅沉积和化学机械抛光(cmp)。
76.尽管未示出，但是可以随后在储存节点接触插塞221上形成电容器的储存节点。在另一个实施例中，可以在形成电容器的储存节点之前和在回蚀储存节点接触插塞221之后，在回蚀的储存节点接触插塞221上顺序地形成金属硅化物和金属材料。
77.上述本发明不限于上述实施例和附图，并且对于本领域技术人员显然的是，在不脱离本发明的精神和范围的情况下可以进行各种改变、替换和修改。