宽幅信号双层电磁屏蔽封装结构及其形成方法与流程

1.本技术涉及半导体封装领域，尤其涉及一种宽幅信号双层电磁屏蔽封装结构及其形成方法。


背景技术：

2.新一代电子产品的飞速发展，推动集成电路封装也在向高密度、高频率、微型化、高集成的方向发展，而高频芯片往往会产生较强的电磁波，对封装内外及芯片造成不期望的干扰或噪声；加上电子部件密度越来越高，传输线路的距离越来越近，使得来自集成电路封装内外的电磁干扰问题也日益严重，同时会降低集成电路的品质、寿命等。
3.现有的为了屏蔽电磁波，主要是在芯片封装结构上设置一个磁场屏蔽层，用于屏蔽芯片间的电磁干扰。但是，现有的电子产品和设备由于功能需求各异，高频震荡产生的电磁波含有各种复杂的高低频频段，因而芯片封装结构中的芯片会受到不同频率信号的干扰，既有高频信号，也有低频信号，而不同频率的信号的屏蔽方法以及结构是不同的，传统的电磁屏蔽方法难以解决此类复杂的电磁兼容问题，如何提高电磁屏蔽的信号屏蔽宽幅是亟待解决的问题。


技术实现要素：

4.为了解决上述技术问题，本技术提供了一种宽幅信号双层电磁屏蔽封装结构，包括：
5.基板，贴装在所述基板正面上的第一芯片和第二芯片；
6.贴装在所述基板正面上的磁导率屏蔽件，所述磁导率屏蔽件包围所述第一芯片且不与所述第一芯片接触；
7.位于所述基板正面上且覆盖所述第二芯片和磁导率屏蔽件的表面以及填充所述磁导率屏蔽件与所述第一芯片之间空间的塑封层；
8.位于在所述塑封层顶部表面以及所述塑封层和所述基板的侧壁表面的电导率屏蔽层，所述电导率屏蔽层包围所述磁导率屏蔽件和第二芯片。
9.可选的，所述磁导率屏蔽件仅包围所述第一芯片的四个侧面。
10.可选的，所述磁导率屏蔽件包围所述第一芯片的四个侧面和顶面。
11.可选的，所述磁导率屏蔽件的顶部中具有贯穿所述磁导率屏蔽件顶部的若干通孔，所述塑封层还填充满所述若干通孔。
12.可选的，所述磁导率屏蔽件为单层结构，所述基板背面具有第一接地端和第二接地端，所述单层结构的磁导率屏蔽件通过贯穿所述基板的第一连接结构与位于所述基板背面的第一接地端电连接，所述电导率屏蔽层通过第二连接结构与位于所述基板背面的第二接地端电连接。
13.可选的，所述磁导率屏蔽件的材料为高磁导率材料，所述高磁导率材料为nife合金、cofeb合金、cofeta合金、cofe合金、copt合金、nico fe合金或co。
14.可选的，所述磁导率屏蔽件为多层结构，所述多层结构的磁导率屏蔽件包括第一磁导率层、第二磁导率层和位于第一磁导率层和第二磁导率层之间的绝缘层，所述第一磁导率层位于靠近第一芯片的一侧，所述第二磁导率层位于远离所述第一芯片的一侧；所述基板背面具有第一接地端、第二接地端和第三接地端，所述第一磁导率层通过贯穿所述基板的第三连接结构与所述基板背面的第一接地端电连接，所述第二磁导率层通过贯穿所述基板的第四连接结构与所述基板背面的第三接地端电连接，所述电导率屏蔽层通过第二连接结构与位于所述基板背面的第二接地端电连接。
15.可选的，所述第一磁导率层的材料为易饱和的高磁导率材料，所述第二磁导率的材料为不易饱和的低磁导率材料，所述易饱和的高磁导率材料包括坡莫合金，所述不易饱和的低磁导率材料包括矽钢。
16.可选的，所述第二连接结构包括三种，分别为第一种第二连接结构、第二种第二连接结构和第三种第二连接结构，所述第一种第二连接结构位于所述基板的背面，将所述电导率屏蔽层的某一侧面与所述第二接地端电连接，所述第二种第二连接结构贯穿所述塑封层和所述基板，包括连接的第一部分和第二部分，所述第一部分位于所述基板中且贯穿所述基板，所述第二部分位于所述塑封层中且贯穿所述塑封层，所述第二种第二连接结构将所述电导率屏蔽层的顶部与所述第二接地端电连接，所述第三种连接结构贯穿所述基板，将所述电导率屏蔽层的另一侧面与所述第二接地端电连接。
17.可选的，所述第二种第二连接结构位于所述塑封层中的第二部分位于所述第一芯片和所述第二芯片之间，且所述第二部分的长度大于所述第一芯片和所述第二芯片的长度。
18.可选的，所述第一芯片的数量为多个时，每一个第一芯片周围均贴装一个磁导率屏蔽件。
19.可选的，所述第一芯片为磁敏感类的芯片，所述第二芯片为高频信号源芯片或易受高频信号干扰类的芯片。
20.可选的，所述电导率屏蔽层的材料为高电导率的材料，所述高电导率的材料为铜、钨、铝或银等。
21.本技术还提供了一种宽幅信号双层电磁屏蔽封装结构的形成方法，包括：
22.提供基板和磁导率屏蔽件；
23.在所述基板正面上的贴装第一芯片和第二芯片；
24.在所述基板正面上贴装磁导率屏蔽件，所述磁导率屏蔽件包围所述第一芯片且不与所述第一芯片接触；
25.在所述基板正面上形成覆盖所述第二芯片和磁导率屏蔽件的表面以及填充所述磁导率屏蔽件与所述第一芯片之间空间的塑封层；
26.在所述塑封层顶部表面以及所述塑封层和所述基板的侧壁表面形成电导率屏蔽层，所述电导率屏蔽层包围所述磁导率屏蔽件和第二芯片。
27.可选的，其特征在于，所述磁导率屏蔽件仅包围所述第一芯片的四个侧面。
28.可选的，所述磁导率屏蔽件包围所述第一芯片的四个侧面和顶面。
29.可选的，所述磁导率屏蔽件的顶部中具有贯穿所述磁导率屏蔽件顶部的若干通孔，形成所述塑封层时，所述塑封层穿过所述若干通孔填充所述磁导率屏蔽件与所述第一
芯片之间的空间。
30.可选的，所述磁导率屏蔽件为单层结构，所述基板背面具有第一接地端和第二接地端，所述基板中还形成有贯穿所述基板的第一连接结构，所述基板和/或塑封层中具有第二连接结构，所述第一连接结构与所述第一接地端电连接，所述第二连接结构与所述第二接地端电连接，所述单层结构的磁导率屏蔽件的贴装到所述第一连接结构的表面，所述电导率屏蔽层与所述第二连接结构电连接。
31.可选的，所述磁导率屏蔽件为多层结构，所述多层结构的磁导率屏蔽件包括第一磁导率层、第二磁导率层和位于第一磁导率层和第二磁导率层之间的绝缘层，所述第一磁导率层位于靠近第一芯片的一侧，所述第二磁导率层位于远离所述第一芯片的一侧；所述基板背面具有第一接地端、第二接地端和第三接地端，所述基板中还形成有贯穿所述基板的第一连接结构和第三连接结构，所述基板和/或塑封层中具有第二连接结构，所述第一连接结构与所述第一接地端电连接，所述第二连接结构与所述第二接地端电连接，所述第三连接结构与所述第三接地端电连接，所述第一磁导率层贴装到所述第三连接结构的表面，所述第二磁导率层贴装到所述第四连接结构的表面，所述电导率屏蔽层与第二连接结构电连接。
32.可选的，所述第二连接结构包括三种，分别为第一种第二连接结构、第二种第二连接结构和第三种第二连接结构，所述第一种第二连接结构形成在所述基板的背面，将所述电导率屏蔽层的某一侧面与所述第二接地端电连接，所述第二种第二连接结构贯穿所述塑封层和所述基板，包括连接的第一部分和第二部分，所述第一部分位于所述基板中且贯穿所述基板，所述第二部分位于所述塑封层中且贯穿所述塑封层，所述第二种第二连接结构将所述电导率屏蔽层的顶部与所述第二接地端电连接，所述第三种连接结构贯穿所述基板，将所述电导率屏蔽层的另一侧面与所述第二接地端电连接。
33.可选的，所述第二种第二连接结构位于所述塑封层中的第二部分的形成过程包括：通过激光刻蚀在所述塑封层中形成沟槽；在所述沟槽中填充满导电材料，形成所述第二种第二连接结构位于所述塑封层中的第二部分。
34.可选的，所述第二种第二连接结构位于所述塑封层中的第二部分的形成过程包括：在将所述第一芯片、第二芯片和磁导率屏蔽件贴装到基板的正面上时，将第二种第二连接结构的第二部分也贴装到所述基板的正面上；所述形成的塑封层还覆盖所述第二种第二连接结构的第二部分的侧壁表面并暴露出顶部表面。
35.可选的，所述基底包括若干分立的封装区域和位于所述若干分立的封装区域之间且环绕每一个所述封装区域的切割道区域，每一个所述封装区域上均贴装有第一芯片和第二芯片；在形成所述塑封层之后，形成所述电导率屏蔽层之前，沿切割道切割所述基板，形成若干单颗的封装结构；在所述单颗的封装结构中的所述塑封层顶部表面以及所述塑封层和所述基板的侧壁表面形成电导率屏蔽层，所述电导率屏蔽层包围所述磁导率屏蔽件和第二芯片。
36.与现有技术相比，本技术的技术方案的优点在于：
37.本技术的宽幅信号双层电磁屏蔽封装结构，包括：基板，贴装在所述基板正面上的第一芯片和第二芯片；贴装在所述基板正面上的磁导率屏蔽件，所述磁导率屏蔽件包围所述第一芯片且不与所述第一芯片接触；位于所述基板正面上且覆盖所述第二芯片和磁导率
屏蔽件的表面以及填充所述磁导率屏蔽件与所述第一芯片之间空间的塑封层；位于在所述塑封层顶部表面以及所述塑封层和所述基板的侧壁表面的电导率屏蔽层，所述电导率屏蔽层包围所述磁导率屏蔽件和第二芯片。通过设置磁导率屏蔽件和电导率屏蔽层的双重屏蔽结构，且所述磁导率屏蔽件位于所述电导率屏蔽层内部，所述位于内部磁导率屏蔽件用于提供磁力线通道，引导磁力线进入其内部，从而减少附近空间分布的磁通密度，达到对低频电磁信号进行屏蔽的目的，所述位于外部的电导率屏蔽层用于对高频电磁信号的屏蔽，即通过前述双重屏蔽结构可以在很宽的频段被提供最佳的屏蔽效果，既可以针对低频电磁信号进行屏蔽，同时对高频电磁信号的屏蔽，因而本技术将第一芯片和第二芯片封装在一个封装结构中时，可以满足高低频信号敏感芯片或器件(比如第一芯片为低频电磁信号敏感芯片，第二芯片为高频电磁信号敏感芯片)的集成，提升封装结构的应用领域和范围，或者提升不同频段信号干扰的芯片(比如第一芯片和第二芯片分别受不同频段的信号干扰，且第一芯片受干扰的频段小于第二芯片受干扰的频段)的集成度，增加封装结构的功能的灵活性和复杂度。
附图说明
38.图1-图2为本技术一些实施例中宽幅信号双层电磁屏蔽封装结构的结构示意图；
39.图3-图4为本技术另一些实施例中宽幅信号双层电磁屏蔽封装结构的结构示意图；
40.图5为本技术另一些实施例中宽幅信号双层电磁屏蔽封装结构的结构示意图；
41.图6-图7为本技术另一些实施例中宽幅信号双层电磁屏蔽封装结构的结构示意图。
42.图8-图12为本技术一些实施例中宽幅信号双层电磁屏蔽封装结构的形成过后的结构示意图。
43.图13-图15为本技术另一些实施例中宽幅信号双层电磁屏蔽封装结构的形成过后的结构示意图。
具体实施方式
44.下面结合附图对本技术的具体实施方式做详细的说明。在详述本技术实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
45.本技术一些实施例提供了一种宽幅信号双层电磁屏蔽封装结构，参考图1和图2，图2为图1的俯视结构示意图，且为了方便示意，图2中仅示出了部分结构，图1为图2沿切割线ab方向的剖面结构示意图，包括：
46.基板200，贴装在所述基板200正面上的第一芯片201和第二芯片202；
47.贴装在所述基板200正面上的磁导率屏蔽件203，所述磁导率屏蔽件203包围所述第一芯片201且不与所述第一芯片201接触；
48.位于所述基板200正面上且覆盖所述第二芯片202和磁导率屏蔽件203的表面以及填充所述磁导率屏蔽件203与所述第一芯片201之间空间的塑封层205；
49.位于在所述塑封层205顶部表面以及所述塑封层205和所述基板200的侧壁表面的
电导率屏蔽层206，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。
50.具体的，所述基板200为整个封装结构的载体。在一些实施例中，所述基板200可以为有机基板(比如树脂基板)、陶瓷基板、玻璃基板、硅基板、金属基板或金属框架中的一种。在一些实施例中，所述基板200可以为单层板或者多层板。
51.在一些实施例中，所述基板200包括正面和与正面相对的背面，所述基板200的正面上用于贴装芯片和磁导率屏蔽件203，所述基板200的正面形成有若干第一金属焊盘213和若干第二金属焊盘215，所述第一金属焊盘213与第一芯片凸块212电连接，所述第二金属焊盘214与第二芯片凸块214电连接，所述基板200的背面形成有若干外接焊盘211，所述若干外接焊盘211可以用于连接其他的半导体芯片或基板。所述基板200正面的第一金属焊盘213和第二金属焊盘215可以通过位于基板200中和/或表面的金属连接结构与基板200背面的外接焊盘211连接。
52.所述基板200的背面还具有接地端，所述接地端包括若干第一接地端208和若干第二接地端210，所述第一接地端208和第二接地端210用于分开接地。所述基板200中还形成有贯穿基板200的连接结构，所述连接结构包括贯穿基板200的第一连接结构207和第三种第二连接结构209c，所述第一连接结构207的一端连接所述磁导率屏蔽件203，所述第一连接结构207的另一端连接所述第一接地端208，所述第三种第二连接结构209c的一端连接位于所述基板200侧壁的所述电导率屏蔽层206，所述第三种第二连接结构209c的另一端连接所述第二接地端210。
53.所述第一芯片201和第二芯片202为不同类型和/或不同功能的芯片，所述第一芯片201和第二芯片202也可以为对不同频段的信号敏感的芯片或者易受不同频段的信号干扰的芯片。本实施例中，所述第一芯片201为磁敏感类的芯片(磁敏感类的芯片为易受低频电磁干扰或者对低频电磁敏感的芯片)，所述第二芯片202为高频信号源芯片(高频信号源芯片为能产生高频信号的芯片)或易受高频信号干扰类的芯片(易受高频信号干扰类的芯片为容易受到高频信号干扰或者对高频信号敏感的芯片)。
54.所述第一芯片201和第二芯片202贴装在所述基板200的正面上，所述贴装工艺具体可以为倒装焊接工艺。具体的，所述第一芯片201倒装焊接在所述基板200上的第一金属焊盘213表面，所述第二芯片202倒装焊接在所述基板200上的第二金属焊盘215表面。
55.所述磁导率屏蔽件203贴装在所述基板200正面上，所述磁导率屏蔽件203包围所述第一芯片201且不与所述第一芯片201接触，电导率屏蔽层206位于在所述塑封层205顶部表面以及所述塑封层205和所述基板200的侧壁表面，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。本技术中，通过设置磁导率屏蔽件203和电导率屏蔽层206的双重屏蔽结构，且所述磁导率屏蔽件203位于所述电导率屏蔽层206内部，所述位于内部磁导率屏蔽件203用于提供磁力线通道，引导磁力线进入其内部，从而减少附近空间分布的磁通密度，达到对低频电磁信号(在一些实施例中，所述低频电磁信号为频率小于300khz的电磁信号，比如30khz-300khz)进行屏蔽的目的，防止低频电磁信号对内部的第一芯片产生干扰，所述位于外部的电导率屏蔽层206用于高频电磁信号(在一些实施例中，所述高频电磁信号为频率大于3mhz的电磁信号，比如3mhz-30mhz)的屏蔽并兼顾静电屏蔽和低频电磁信号屏蔽，防止高频电磁信号对内部的所述第二芯片202产生干扰以及进一步防止低频电磁信号对第一芯片产生干扰，即通过前述双重屏蔽结构可以在很宽的频段被提供最佳的屏蔽
效果，既可以针对低频电磁信号进行屏蔽，同时可以对高频电磁信号的屏蔽，因而本技术将第一芯片201和第二芯片202封装在一个封装结构中时，可以满足高低频信号敏感芯片或器件(比如第一芯片201为低频电磁信号敏感芯片，第二芯片202为高频电磁信号敏感芯片)的集成，提升封装结构的应用领域和范围，或者提升不同频段信号干扰的芯片(比如第一芯片201和第二芯片202分别受不同频段的信号干扰，且第一芯片201受干扰的频段小于第二芯片受干扰的频段)的集成度，增加封装结构的功能的灵活性和复杂度。在其他一些实施例中，而当所述所述第二芯片202为高频信号源芯片(高频信号源芯片为能产生高频信号的芯片)时，所述位于外部的电导率屏蔽层206用于屏蔽所述第二芯片202产生的高频电磁信号，防止第二芯片202产生的高频电磁信号对其他芯片的干扰。在其他一些实施例中，所述磁导率屏蔽件203还可以用于屏蔽第一芯片201产生的低频电磁场，防止第一芯片201产生的低频电磁场对其他芯片的干扰。
56.并且，本技术中由于磁导率屏蔽件203和电导率屏蔽层206是分开接地，具体的，所述磁导率屏蔽件203通过贯穿所述基板200的第一连接结构207与位于所述基板200背面的第一接地端208电连接，所述电导率屏蔽层206通过第二连接结构与位于所述基板200背面的第二接地端210电连接，位于外层的电导率屏蔽层206接地能很好的屏蔽高频电磁信号，但易受地环路电流的影响，而位于内层的磁导率屏蔽件203接地可屏蔽了外层电导率屏蔽层206两端接地导致的地环路电流所产生的电磁干扰。
57.本实施例中，继续参考图1，所述磁导率屏蔽件203包围所述第一芯片201的四个侧面和顶面，所述磁导率屏蔽件203的顶部中具有贯穿所述磁导率屏蔽件203顶部的若干通孔204，所述磁导率屏蔽件203为单层结构。所述磁导率屏蔽件203的材料为高磁导率材料，所述高磁导率材料为nife合金、cofeb合金、cofeta合金、cofe合金、copt合金、nico fe合金或co等。
58.在一些实施例中，所述通孔204的尺寸根据塑封层205实际使用的塑封材料确定，至少为塑封材料中填充料颗粒直径的3倍，但不宜过大，在保证磁导率屏蔽件203对低频电磁信号进行屏蔽的同时，兼顾在形成塑封层205时，塑封层205对磁导率屏蔽件203与所述第一芯片201之间空间的填充。
59.塑封层205位于所述基板200正面上且覆盖所述第二芯片202和磁导率屏蔽件203的表面以及填充所述磁导率屏蔽件203与所述第一芯片201之间空间。所述塑封层205的材料为可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇中的一种或几种。
60.形成所述塑封层205可以采用注塑工艺(injectionmolding)或转塑工艺(transfer molding)或其他合适的工艺，形成所述塑封层205时，塑封材料穿过对磁导率屏蔽件203中的通孔204对磁导率屏蔽件203与所述第一芯片201之间空间进行填充，塑封层205形成之后，所述塑封层205还填充满所述若干通孔204。
61.本实施例中，所述电导率屏蔽层206完全覆盖所述塑封层205顶部表面以及所述塑封层203和所述基板200的侧壁表面，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。所述电导率屏蔽层206的材料为高电导率的材料，所述高电导率的材料为铜、钨、铝或银等。所述电导率屏蔽层206还通过第二连接结构与位于所述基板200背面的第二
接地端210电连接
62.在一些实施例中，继续参考图1，所述第二连接结构包括三种，分别为第一种第二连接结构209a、第二种第二连接结构(209b，209d)和第三种第二连接结构209c，所述第一种第二连接结构209a位于所述基板200的背面，将所述电导率屏蔽层206的某一侧面与所述第二接地端210电连接，所述第二种第二连接结构(209b，209d)贯穿所述塑封层205和所述基板200，包括连接的第一部分209b和第二部分209d，所述第一部分209b位于所述基板200中且贯穿所述基板，所述第二部分209d位于所述塑封层205中且贯穿所述塑封层205，所述第二种第二连接结构(209b，209d)将所述电导率屏蔽层206的顶部与所述第二接地端210电连接，所述第三种连接结构209c贯穿所述基板200，将所述电导率屏蔽层206的另一侧面与所述第二接地端210电连接。从而使得所述电导率屏蔽层206通过多点接地，从而降低接地电阻(接地电阻过大影响电磁屏蔽的效果)。
63.在一些实施例中，结合参考图1和图2，所述第二种第二连接结构(209b，209d)位于所述塑封层205中的第二部分209d位于所述第一芯片201和所述第二芯片202之间，且所述第二部分209d的长度l1大于所述第一芯片的长度l2和所述第二芯片的长度l3，在一具体的实施例中，所述第二部分209d除了与电导率屏蔽层206的顶部电连接外，所述第二部分209d还可以沿长度方向延伸与电导率屏蔽层206的两个侧面电连接，以提高了高频电磁屏蔽的效果，并用于封装结构内部的不同芯片见的高频电磁信号屏蔽。
64.本发明另一些实施例还提供了一种宽幅信号双层电磁屏蔽封装结构，该另一些实施例与前述一些实施例的主要区别在于：磁导率屏蔽件的具体结构和接地方式不同，需要说明的是该另一些实施例与前述一些实施例中相同结构的限定或描述不再赘述，具体请参考前述一些实施例中相应部分的限定或描述。具体请参考图3和图4，所述图4为图3中磁导率屏蔽件的部分结构的放大示意图，所述磁导率屏蔽件203为多层结构，所述多层结构的磁导率屏蔽件203包括第一磁导率层203a、第二磁导率层203c和位于第一磁导率层203a和第二磁导率层203c之间的绝缘层203b，所述第一磁导率层203a位于靠近第一芯片201的一侧(所述第一磁导率层203a位于内侧)，所述第二磁导率层203c位于远离所述第一芯片203c的一侧(所述第二磁导率层203c位于外侧)；所述基板200背面具有第一接地端208、第二接地端210和第三接地端218，所述第一磁导率层203a通过贯穿所述基板200的第三连接结构216与所述基板200背面的第一接地端208电连接，所述第二磁导率层203c通过贯穿所述基板的第四连接结构217与所述基板200背面的第三接地端218电连接，所述电导率屏蔽层206通过第二连接结构(209a，209b和209d，209c)与位于所述基板200背面的第二接地端210电连接。
65.所述磁导率屏蔽件203的屏蔽层设置双层结构，包括第一磁导率层203a、和第二磁导率层203c，且第一磁导率层203a和第二磁导率层203c之间通过绝缘层203b进行隔离，这样结构的作用是：可以针对性的对低频率高磁场的电磁信号(小于100khz的电磁波)进行屏蔽。
66.在一实施例中，所述第一磁导率层203a的材料为易饱和的高磁导率材料，所述第二磁导率203c的材料为不易饱和的低磁导率材料，使得对外部低频率高磁场的电磁信号的屏蔽效果更好，针对性更强。在一具体的实施例中，所述易饱和的高磁导率材料包括坡莫合金，所述不易饱和的低磁导率材料包括矽钢。在另一实施例中，当需要屏蔽内部第一芯片产生的低频电磁场时，则所述第一磁导率层203a的材料为不易饱和的低磁导率材料，所述第
二磁导率203c的材料为易饱和的高磁导率材料。
67.本发明另一些实施例还提供了一种宽幅信号双层电磁屏蔽封装结构，该另一些实施例与前述一些实施例的主要区别在于：磁导率屏蔽件的结构不同，需要说明的是该另一些实施例与前述一些实施例中相同结构的限定或描述不再赘述，具体请参考前述一些实施例中相应部分的限定或描述。具体请参考图5，所述磁导率屏蔽件203仅包围所述第一芯片201的四个侧面，所述第一芯片201的顶部表面上不具有磁导率屏蔽件。
68.本发明另一些实施例还提供了一种宽幅信号双层电磁屏蔽封装结构，该另一些实施例与前述一些实施例的主要区别在于：封装结构中第一芯片(和第二芯片)的数量不同，需要说明的是该另一些实施例与前述一些实施例中相同结构的限定或描述不再赘述，具体请参考前述一些实施例中相应部分的限定或描述。具体请参考图6和图7，图7为图6的俯视结构示意图，且为了方便示意，图7中仅示出了部分结构，图6为图7沿切割线cd方向的剖面结构示意图，所述一个封装结构中所述第一芯片201的数量为多个(大于等于2个)，所述第二芯片202的数量可以为一个或多个(大于等于2个)，每一个第一芯片201周围均贴装一个磁导率屏蔽件203。实现多个第一芯片201和第二芯片202的一体封装，避免所述多个第一芯片201和第二芯片202背面被高低频电磁信号的干扰。
69.所述磁导率屏蔽件203的具体结构可以采用前述实施例中的任一种。
70.在一实施例中，结合参考图6和图7，所述第二种第二连接结构(209b，209d)位于所述塑封层205中的第二部分209d位于相邻第一芯片201与第一芯片201之间以及第一芯片201与第二芯片202之间，所述第二部分209d除了与电导率屏蔽层206的顶部电连接外，还可以向外侧延伸与所述电导率屏蔽层的侧壁接触。
71.本技术一些实施例还提供了一种宽幅信号双层电磁屏蔽封装结构的形成方法，包括：
72.参考图8和图9，提供基板200和磁导率屏蔽件203；在所述基板200正面上的贴装第一芯片201和第二芯片202(参考图8)；在所述基板200正面上贴装磁导率屏蔽件203，所述磁导率屏蔽件203包围所述第一芯片201且不与所述第一芯片201接触(参考图9)。
73.在一些实施例中，所述基板200包括正面和与正面相对的背面，所述基板200的正面上用于贴装芯片和磁导率屏蔽件203，所述基板200的正面形成有若干第一金属焊盘213和若干第二金属焊盘215，所述第一金属焊盘213与第一芯片凸块212电连接，所述第二金属焊盘214与第二芯片212凸块214电连接，所述基板200的背面形成有若干外接焊盘211，所述若干外接焊盘211可以用于连接其他的半导体芯片或基板。所述基板200正面的第一金属焊盘213和第二金属焊盘215可以通过位于基板200中和/或表面的金属连接结构与基板200背面的外接焊盘211连接。
74.所述基板200的背面还具有接地端，所述接地端包括若干第一接地端208和若干第二接地端210，所述第一接地端208和第二接地端210用于分开接地。
75.所述基板200中还形成有贯穿所述基板200的第一连接结构207，所述第一连接结构207的一端连接所述磁导屏蔽层203，所述第一连接结构207的另一端连接所述第一接地端208。
76.后续形成的电导率屏蔽层需要通过第二连接结构与第二接地端210电连接
77.在一些实施例中，所述第二连接结构包括三种，分别为第一种第二连接结构209a、
第二种第二连接结构(包括连接的第一部分209b和第二部分)和第三种第二连接结构209c，所述第一种第二连接结构209a形成在所述基板200的背面，用于将后续形成的电导率屏蔽层的某一侧面与所述第二接地端210电连接，所述第二种第二连接结构贯穿后续形成的塑封层和所述基板200，包括连接的第一部分209b和第二部分209d，所述第一部分209b位于所述基板200中且贯穿所述基板，所述第二部分209d位于所述塑封层205中且贯穿所述塑封层，所述第二种第二连接结构将所述电导率屏蔽层206的顶部与所述第二接地端210电连接，所述第三种连接结构209贯穿所述基板200，将所述电导率屏蔽层的另一侧面与所述第二接地端电210连接。
78.在一些实施例中，所述基板200包括若干分立的封装区域和位于所述若干分立的封装区域之间且环绕每一个所述封装区域的切割道区域，每一个所述封装区域上均贴装有第一芯片201和第二芯片202；后续在形成所述塑封层之后，形成所述电导率屏蔽层之前，沿切割道切割所述基板，形成若干单颗的封装结构；在所述单颗的封装结构中的所述塑封层顶部表面以及所述塑封层和所述基板的侧壁表面形成电导率屏蔽层，所述电导率屏蔽层包围所述磁导率屏蔽件和第二芯片。以实现封装结构的批量集成制作，提高制作效率。
79.所述第一芯片201和第二芯片202贴装在所述基板200的工艺具体可以为倒装焊接工艺。具体的，所述第一芯片201倒装焊接在所述基板200上的第一金属焊盘213表面，所述第二芯片202倒装焊接在所述基板200上的第二金属焊盘215表面。
80.所述磁导率屏蔽件203贴装在所述基板200的工艺具体可以为倒装焊接工艺。在一具体的实施例中，在所述磁导率屏蔽件203需要焊接的表面形成一层焊料层；将所述焊料层焊接在所述基板200正面的第一连接结构208的表面。
81.在一些实施例中，所述磁导率屏蔽件203仅包围所述第一芯片201的四个侧面(参考图4)。
82.本实施例中，所述磁导率屏蔽件203包围所述第一芯片201的四个侧面和顶面。所述磁导率屏蔽件203的顶部中具有贯穿所述磁导率屏蔽件203顶部的若干通孔204。所述磁导率屏蔽件203为单层结构，所述磁导率屏蔽件203与所述第一连接结构207电连接。所述磁导率屏蔽件203的材料为高磁导率材料，所述高磁导率材料为nife合金、cofeb合金、cofeta合金、cofe合金、copt合金、nico fe合金或co。
83.在另一实施例中，参考图3和图4，所述磁导率屏蔽件203为多层结构，所述多层结构的磁导率屏蔽件203包括第一磁导率层203a、第二磁导率层203c和位于第一磁导率层203a和第二磁导率层203c之间的绝缘层203b，所述第一磁导率层203a位于靠近第一芯片201的一侧(所述第一磁导率层203a位于内侧)，所述第二磁导率层203c位于远离所述第一芯片203c的一侧(所述第二磁导率层203c位于外侧)；所述基板200背面具有第一接地端208、第二接地端210和第三接地端218，所述基板200中还形成有贯穿所述基板的第一连接结构216和第三连接结构217，所述基板和/或塑封层中具有第二连接结构(209a-209d)，所述第一连接结构216与所述第一接地端208电连接，所述第二连接结构(209a-209d)与所述第二接地端210电连接，所述第三连接结构217与所述第三接地端218电连接，所述第一磁导率层203a贴装到所述第三连接结构216的表面，所述第二磁导率层203c贴装到所述第四连接结构217的表面，后续形成的所述电导率屏蔽层与第二连接结构电连接。在一些实施例中，所述第一磁导率层的材料为易饱和的高磁导率材料，所述第二磁导率层的材料为不易
饱和的低磁导率材料。所述易饱和的高磁导率材料包括坡莫合金，所述不易饱和的低磁导率材料包括矽钢。
84.在一些实施例中，所述第一芯片201的数量为多个时，每一个第一芯片201周围均贴装一个磁导率屏蔽件203(参考图6和图7)。
85.需要说明的是，关于所述磁导率屏蔽件203的其他限定或描述，请参考前述实施例中的相应部分的限定或描述，在此不在赘述。
86.在其他实施例中，在将所述第一芯片201和第二芯片202贴装在所述基板200上后，在贴装所述磁导率屏蔽件203之前，可以在所述第一芯片201与所述基板200之间以及所述第二芯片202与所述基板200之间填充底填材料层，防止后续直接填充形成塑封层时，磁导率屏蔽件203的存在影响第一芯片201底部的填充质量。
87.参考图10，在所述基板200正面上形成覆盖所述第二芯片202和磁导率屏蔽件203的表面以及填充所述磁导率屏蔽件203与所述第一芯片201之间空间的塑封层205。
88.形成所述塑封层205采用注塑工艺或转塑工艺。在一实施例中，形成所述塑封层205时，塑封材料穿过所述若干通孔204填充所述磁导率屏蔽件203与所述第一芯片201之间的空间
89.参考图11，通过激光刻蚀在所述塑封层205中形成沟槽220；在所述沟槽220中填充满导电材料，形成第二种第二连接结构位于所述塑封层中的第二部分209d。
90.在一些实施例中，所述第二种第二连接结构(209b，209d)位于所述塑封层205中的第二部分位于所述第一芯片201和所述第二芯片202之间，且所述第二种第二连接结构的第二部分209d的长度大于所述第一芯片201和所述第二芯片202的长度。
91.参考图12，在所述塑封层205顶部表面以及所述塑封层205和所述基板200的侧壁表面形成电导率屏蔽层206，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。
92.在一些实施例中，形成所述电导率屏蔽层206采用溅射、化学镀或者涂布工艺。
93.所述电导率屏蔽层206完全覆盖所述塑封层205顶部表面以及所述塑封层203和所述基板200的侧壁表面，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。所述电导率屏蔽层206的材料为高电导率的材料，所述高电导率的材料为铜、钨、铝或银。所述电导率屏蔽层206还通过第二连接结构与位于所述基板200背面的第二接地端210电连接
94.在一些实施例中，所述电导率屏蔽层206通过第一种第二连接结构209a、第二种第二连接结构(209b，209d)和第三种第二连接结构209c分别连接至第二接地端210。
95.本技术另一些实施例还提供了一种宽幅信号双层电磁屏蔽封装结构的形成方法，该另一实施例与前述一些实施例的区别在于，第二种第二连接结构的第二部分的形成工艺不同，首先，参考图13，在将第一芯片201、第二芯片202和磁导率屏蔽件203贴装到基板的正面上时，将所述第二种第二连接结构的第二部分209d也贴装到所述基板200的正面上。
96.参考图14，在所述基板200正面上形成覆盖所述第二芯片202、磁导率屏蔽件203和第二种第二连接结构的第二部分209d的表面以及填充所述磁导率屏蔽件203与所述第一芯片201之间空间的塑封层205；平坦化所述塑封层205，暴露出所述第二种第二连接结构的第二部分209d的顶部表面。
97.参考图15，在所述塑封层205顶部表面以及所述塑封层205和所述基板200的侧壁
表面形成电导率屏蔽层206，所述电导率屏蔽层206包围所述磁导率屏蔽件203和第二芯片202。
98.本技术虽然已以较佳实施例公开如上，但其并不是用来限定本技术，任何本领域技术人员在不脱离本技术的精神和范围内，都可以利用上述揭示的方法和技术内容对本技术技术方案做出可能的变动和修改，因此，凡是未脱离本技术技术方案的内容，依据本技术的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本技术技术方案的保护范围。