半导体器件及其制造方法与流程

1.本发明的实施例涉及半导体器件及其形成方法。


背景技术：

2.当诸如金属-氧化物-半导体场效应晶体管(mosfet)的半导体器件按比例缩小至各个技术节点时，器件封装密度和器件性能可能会因器件布局和隔离而降低。为了避免相邻器件(单元)之间的泄漏，可以通过在单元边缘替换隔离伪栅极来将栅极相互隔离。此外，隔离伪栅极还断开有源区。


技术实现要素：

3.本发明的一些实施例提供了一种半导体器件，单元区包括：第一隔离伪栅极，沿第一方向延伸；第二隔离伪栅极，沿第一方向延伸；第一栅极，沿第一方向延伸，并且位于第一隔离伪栅极(idg1)与第二隔离伪栅极之间；第二栅极，沿第一方向延伸，第二栅极相对于垂直于第一方向的第二方向位于第一隔离伪栅极与第二隔离伪栅极之间；第一有源区，在第一隔离伪栅极与第二隔离伪栅极之间沿第二方向延伸；以及第二有源区；以及其中：第一有源区在第二方向上具有第一长度；和第二有源区在第二方向上具有不同于第一长度的第二长度。
4.本发明的另一些实施例提供了一种半导体器件，包括：第一栅极、第二栅极和第三栅极，沿第一方向延伸且沿不同于第一方向的第二方向布置，第二栅极位于第一栅极与第三栅极之间；第一隔离伪栅极，沿第一方向延伸且在第一方向上与第二栅极对齐；第一有源区，沿第二方向延伸，并且在第一栅极与第三栅极之间连续延伸；以及第二有源区，沿第二方向延伸，并且在第一栅极与第一隔离伪栅极之间连续延伸。
5.本发明的又一些实施例提供了一种制造半导体器件的方法，包括：形成沿第一方向延伸的第一有源区和第二有源区；掺杂第一有源区的部分和第二有源区的部分以形成对应的第一晶体管区和第二晶体管区；形成在垂直于第一方向的第二方向上延伸的第一栅电极、第二栅电极、第三栅电极、第四栅电极和第五栅电极，第二栅电极位于第一栅电极与第三栅电极之间，第四栅电极位于第三栅电极与第五栅电极之间，并且第一栅电极至第五栅电极对应地位于对应的第一有源区和第二有源区的第一晶体管区和第二晶体管区上方；以及用相应的隔离伪栅极选择性地替换一些栅电极的至少部分，选择性地替换包括：用相应的第一隔离伪栅极和第二隔离伪栅极替换第一栅电极和第五栅电极；以及用第三隔离伪栅极替换第三栅极的覆盖第二有源区的第一部分，导致第三栅极的第二部分保留在第一有源区上方，并且第三隔离伪栅极与第三栅极的第二部分对齐。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件
的尺寸可以被任意增大或减小。
7.图1示出了根据本公开的一些实施例的半导体器件的布局的示意图。
8.图1a示出了根据本公开的一些实施例的半导体器件的截面
9.图1b示出了根据本公开的一些实施例的半导体器件的截面图。
10.图1c示出了根据本公开的一些实施例的半导体器件的截面图。
11.图2示出了根据本公开的一些实施例的半导体器件的布局的示意图。
12.图3示出了根据本公开的一些实施例的半导体器件的布局的示意图。
13.图3a示出了根据本公开的一些实施例的半导体器件的截面图。
14.图4示出了根据本公开的一些实施例的半导体器件的布局的示意图。
15.图4a示出了根据本公开的一些实施例的半导体器件的截面图。
16.图5示出了根据本公开的一些实施例的半导体器件的布局的示意图。
17.图6示出了根据本公开的一些实施例的半导体器件的布局的示意图。
18.图7示出了根据本公开的一些实施例的半导体器件的布局的示意图。
19.图8示出了根据本公开的一些实施例的半导体器件的布局的示意图。
20.图9示出了根据本公开的一些实施例的半导体器件的布局的示意图。
21.图10示出了根据本公开的一些实施例的半导体器件的布局的示意图。
22.图11示出了根据本公开的一些实施例的半导体器件的布局的示意图。
23.图12示出了根据本公开的一些实施例的半导体器件的布局的示意图。
24.图13示出了根据本公开的一些实施例的半导体器件的布局的示意图。
25.图14a是示出了根据本公开的一些实施例的用于制造半导体器件的方法的流程图。
26.图14b是根据本公开的一些实施例的用于制造半导体器件的方法的流程图。
27.图15是根据本公开的一些实施例的系统的框图。
28.图16是根据本公开的一些实施例的系统的框图。
具体实施方式
29.本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
30.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
31.如本文所用，尽管诸如“第一”、“第二”和“第三”之类的术语描述了各种元件、组
件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语只能用于将一个元件、组件、区域、层或部分与另一个区分开来。诸如“第一”、“第二”和“第三”的术语在本文中使用时并不暗示顺序或次序，除非上下文明确指出。
32.尽管阐述本公开的广泛范围的数值范围和参数是近似值，但在具体实例中阐述的数值尽可能精确地报告。然而，任何数值都固有地包含某些误差，这些误差必然是由于在相应的测试测量中发现的标准偏差而导致的。此外，如本文所用，术语“基本上”、“大约”和“约”通常表示在可被本领域普通技术人员考虑的值或范围内。或者，当本领域普通技术人员考虑时，术语“基本上”、“大约”和“约”表示在平均值的可接受标准误差内。本领域普通技术人员可以理解，可接受的标准误差可以根据不同的技术而有所不同。除了在操作/工作实例中，或除非另有明确规定，所有数值范围、量、值和百分比，例如材料量、时间持续时间、温度、操作条件、量比等本文所公开的那些应理解为在所有情况下都被术语“基本上”、“大约”或“约”修正。因此，除非有相反表示，本公开和所附权利要求中阐述的数值参数是可以根据需要变化的近似值。至少，每个数值参数至少应该根据报告的有效数字的数量并通过应用普通的舍入技术来解释。范围在本文中可以表示为从一个端点到另一个端点或两个端点之间。除非另有说明，本文公开的所有范围均包括端点。
33.在一些实施例中，布局图中的单元(或可选地，对应的半导体器件中的对应单元区域)通过隔离伪栅极彼此隔离。在一些实施例中，将布局图的第一单元内的有源区的第一部分和第二部分(或可选地，对应的第一单元区和第二单元区)分开的隔离伪栅极被称为内部隔离伪栅极，而将布局图中的第一单元(或者，对应的第一单元区域)与第二单元(或者，对应的半导体器件中的对应的第二单元区域)隔离的每个或多个隔离伪栅极被称为外部隔离伪栅极。隔离伪栅极切割有源区，导致上述有源区不连续。有源区的长度会影响载流子(例如空穴或电子)的迁移率，从而影响半导体器件的性能。例如，p型场效应晶体管(fet)往往具有相对较长的有源区。本公开的各种实施例提供了选择性地调整p型fet和/或n型fet有源区中的有源区的长度以提高半导体器件的性能的布局图(以及基于布局图的相应半导体器件)。
34.图1示出了根据本公开的一些实施例的半导体器件100a的布局的示意图。在一些实施例中，半导体器件100a适用于例如平面fet、鳍式场效应晶体管(finfet)、纳米片fet或其他合适的fet。
35.为了简化公开，半导体器件100a由布局图表示。图1的布局图是半导体器件100a的代表；实际上，半导体器件100a是根据图1的布局图制造的。就命名而言，半导体器件100a中的元件由图1的布局图中的图案(也称为形状)表示。为了讨论的简单，提及图1的布局图中(以及在本公开的其他布局图中)的大多数元件，犹如它们是对应结构而不是图案/形状本身。例如，图1中的元件po1是表示半导体器件100a中的晶体管的栅极的图案，但没有被称为栅极图案po1，而是称为对应栅极po1。然而，不是半导体器件100a的所有元件在本文中都根据半导体器件用语明确地讨论。例如，半导体器件100a中的单元区域100a被称为单元100a，该缩略(单元而不是单元区域)反映了对元件100a的布局图用语的使用。关于本文所公开的用于表示对应的半导体器件的其他布局图，遵循类似于图1的命名法。
36.在一些实施例中，半导体器件100a包括至少一个单元111。单元111是预先设计的ic结构以在单独的ic设计中被重复使用。有效的ic设计布局包括各种预先设计的单元111
和放置单元111的预定义规则，以增强电路性能且减少电路面积。单元111在集成电路设计中重复被使用，并且因此根据制造技术被预先设计并保存在标准单元库中。ic设计人员从标准单元库中检索单元111，将其合并到他们的ic设计中，并根据预定义的放置规则将其放置到ic布局中。单元111包括各种基本电路器件，例如反相器、and、nand、or、xor和nor，它们在用于诸如中央处理单元(cpu)、图形处理单元(gpu)等应用的数字电路设计以及片上系统(soc)芯片设计中很流行。单元111包括其他经常使用的电路块，例如触发器电路和锁存器。
37.在一些实施例中，单元111包括晶体管121和晶体管122。晶体管121和晶体管122沿y方向布置。在一些实施例中，晶体管121为设置在n阱区上的p型fet(pfet)，并且晶体管122为设置在p阱区上的n型fet(nfet)。在本实施例中，晶体管121和晶体管122被集成以形成功能电路块，例如互补fet(cfet)。
38.在一些实施例中，半导体器件100a包括有源区od1和od2、栅极po1和po2、导电体md1、md2和md3、隔离伪栅极idg1和idg2、金属部件m11、m12、m13、m14、m15、m16和m17，以及金属部件m21和m22。应该注意的是，在本技术中使用的术语“包括”或“包含”、“含有”或“涵盖”、“具有”或“拥有”等应被理解为是开放式的，即意味着：包括但不限于。因此，未在图1中示出且在半导体器件100a中形成的各种元件和/或结构将都在本公开的预期范围内。
39.在一些实施例中，隔离伪栅极idg1和idg2中的每个均设置在单元111的单元边缘上以将单元111与其他单元电隔离。隔离伪栅极是包括一种或多种介电材料并用作电隔离结构的介电结构。因此，隔离伪栅极不是一种导电结构，并且因此不能用作例如晶体管的有源栅极。隔离伪栅极包括一种或多种介电材料并用作电隔离结构。在一些实施例中，隔离伪栅极基于作为前体的栅极结构。在一些实施例中，伪栅极结构包括栅极导体、栅极绝缘层、(可选地)一个或多个间隔件等。在一些实施例中，隔离伪栅极通过以下步骤形成：首先形成栅极结构，例如伪栅极结构；牺牲/去除(例如蚀刻)栅极结构的栅极导体以形成沟槽；(可选地)将衬底中先前位于栅极导体下方的部分去除以加深沟槽；并且然后用一种或多种介电材料填充沟槽，以使所得电隔离结构(即隔离伪栅极)的物理尺寸类似于被牺牲的伪栅极导体(即栅极导体或栅极导体与衬底部分的组合)的尺寸。在一些实施例中，隔离伪栅极idg1和idg2中的每个均是包括一种或多种介电材料(例如，氧化物、氮化物、氧氮化物或其他合适的材料)并且用作隔离部件的介电部件。隔离伪栅极idg1和idg2沿y方向延伸。在一些实施例中，隔离伪栅极idg1和idg2中的每个都是氧化物扩散(od)边缘结构上的连续多晶硅，并且被称为cpode结构。
40.在一些实施例中，隔离伪栅极idg1和idg2中的每个都切割或断开有源区，使得设置在隔离伪栅极的相对两侧上的有源区可以被认为是不连续的或彼此分离的。在一些实施例中，通过切割衬底的掺杂区域并用介电材料代替切割部分来形成隔离伪栅极idg1和idg2中的每个。在应用finfet技术的一些实施例中，通过切割鳍结构的部分并用介电材料代替切割部分来形成隔离伪栅极idg1和idg2中的每个。
41.栅极po1和po2沿y方向延伸。栅极po1和po2彼此间隔开。栅极po1和po2设置在单元111的单元边缘内以及隔离伪栅极idg1与idg2之间。在一些实施例中，栅极po1和po2中的每个都延伸跨过有源区od1和od2。
42.栅极po1和po2中的每个都包括栅极介电层(未示出)和设置在栅极介电层上的栅电极层(未示出)。栅极介电层包括氧化硅(sio
x
)、氮化硅(si
x
ny)、氮氧化硅(sion)或它们的
组合。栅极介电层包括介电材料，例如高k介电材料。高k介电材料具有大于4的介电常数(k值)。高k材料包括氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、氧化钇(y2o3)、氧化铝(al2o3)、二氧化钛(tio2)或其他适用材料。其他合适的材料在本公开的预期范围内。
43.栅电极层由导电材料制成，例如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)或其他适用材料。在一些实施例中，栅电极层包括功函层。功函层由金属材料制成，并且金属材料包括n功函金属或p功函金属。n功函金属包括钨(w)、铜(cu)、钛(ti)、银(ag)、铝(al)、钛铝合金(tial)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、氮化硅钽(tasin)、锰(mn)、锆(zr)或它们的组合。p功函金属包括氮化钛(tin)、氮化钨(wn)、氮化钽(tan)、钌(ru)或它们的组合。其他合适的材料在本公开的预期范围内。
44.导电体md1、md2和md3沿y方向延伸。导电体md1、md2和md3中的每个均被配置为将源极/漏极部件电连接到金属部件(例如，金属部件m11-金属部件m17)。导电体md1、md2和md3设置在单元111的单元边缘内以及隔离伪栅极idg1与idg2之间。导电体md1、md2和md3彼此间隔开。导电体md1设置在隔离伪栅极idg1和栅极po1之间，导电体md2设置在栅极po1和po2之间，并且导电体md3设置在栅极po2和隔离伪栅极idg2之间。在一些实施例中，导电体md1、md2和md3中的每个均具有两个分离的段，其中一个段设置在晶体管121内，另一个段设置在晶体管122内。
45.有源区od1和od2沿x方向延伸。在一些实施例中，有源区od1和od2中的每个均是具有在其中形成各种掺杂部件的半导体表面的区域，并且配置到一个或多个器件，例如二极管、晶体管和/或其他合适的器件。有源区od1和od2彼此间隔开。有源区od1设置在晶体管121内，而有源区od2设置在晶体管122内。在一些实施例中，有源区od1和od2中的每个均是连续的有源区。在一些实施例中，有源区od1在隔离伪栅极idg1与idg2之间沿x方向连续延伸。在一些实施例中，有源区od1终止于隔离伪栅极idg1的右侧和隔离伪栅极idg2的左侧，并且具有长度l1。在一些实施例中，有源区od2在隔离伪栅极idg1与idg2之间沿x方向连续延伸。在一些实施例中，有源区od2终止于隔离伪栅极idg1的右侧和隔离伪栅极idg2的左侧，并且具有长度l2。在一些实施例中，l1基本上等于l2。在一些实施例中，本公开中讨论的术语“有源区”也可以称为氧化物标注区域(oxide dimensioned area)。
46.在图1中，单元100a的右侧沿y方向延伸，并且与隔离伪栅极idg2的长轴共线。在图1中，相对于x方向，有源区od1和od2的最右端终止于隔离伪栅极idg2的左侧(如上所述)，其中隔离伪栅极idg2的左侧与第一假想参考线(未显示)对齐，第一假想参考线在y方向上延伸。第一假想参考线平行且靠近单元100a的右侧。在一些实施例中，单元100a的右侧与第一假想线共线，其中(再次)有源区od1和od2的最右端与第一假想线对齐。在一些实施例中，隔离伪栅极(图1中未示出，但参见图6的单元100c等)位于单元100a的内部，并且将有源区od1分隔成相对于x方向共线的部分。在这样的实施例中，有源区od1的最右部分的最右端与第一假想参考线对齐。同样在这样的实施例中，有源区od1的最左部分的最左端与第二假想参考线对齐。
47.在图1中，单元100a的左侧沿y方向延伸，并且与隔离伪栅极idg1的长轴共线。在图1中，相对于x方向，有源区od1和od2的最左端终止于隔离伪栅极idg1的右侧(如上所述)，其中隔离伪栅极idg1的右侧与第二假想参考线(未显示)对齐，第二假想参考线沿y方向延伸。第二假想参考线平行且靠近单元100a的左侧。在一些实施例中，单元100a的左侧与第二假
想线共线，其中(再次)有源区od1和od2的最左端与第二假想线对齐。在一些实施例中，隔离伪栅极(图1中未示出，但参见图6的单元100c等)位于单元100a的内部，并且将有源区od2分隔成相对于x方向共线的部分。在这样的实施例中，有源区od2的最右部分的最右端与第一假想参考线对齐。同样在这样的实施例中，有源区od2的最左部分的最左端与第二假想参考线对齐。
48.在一些实施例中，如图1所示，金属部件m11-金属部件m17沿x方向延伸并且彼此间隔开。金属部件m11-金属部件m17的每个沿z方向与栅极po1和po2重叠。金属部件m11-金属部件m13沿z方向与导电体md1-导电体md3重叠并设置在晶体管121内。金属部件m15-金属部件m17沿z方向与导电体md1-导电体md3重叠并设置在晶体管122内。金属部件m14与导电体md1-导电体md3中的每个都不重叠，并且设置在晶体管121和122的边界上。金属部件m11-金属部件m17设置在第一水平处。在一些实施例中，本公开中讨论的金属部件m11-金属部件m17中的每个也称为零金属层(m0)。本公开中的术语“重叠”和“重合”用于描述两个元件和/或部件至少部分垂直地或沿z方向彼此对齐。
49.金属部件m21和m22沿y方向延伸。金属部件m21和m22设置在金属部件m11-金属部件m17上方并且在高于第一水平的第二水平处。金属部件m21沿z方向与金属部件m14重叠。金属部件m22设置在导电体md1之上并沿z方向与导电体md1重叠。金属部件m22延伸跨过晶体管121和122。在一些实施例中，本公开中讨论的金属部件m21和m22中的每个也被称为第一金属层(m1)。
50.参考图1a，图1a示出了沿图1所示的线a-a'的截面图。需要注意的是，图1a仅示出了沿x方向的截面，并且为简洁起见省略了沿y方向的部分。如图1a所示，半导体器件100a包括衬底140、源极/漏极(s/d)部件151、通孔vg1和通孔vt1。
51.在一些实施例中，衬底140是被掺杂(例如，具有p型或n型掺杂剂)或未掺杂的半导体衬底，例如块状半导体、绝缘体上半导体(soi)衬底等。在一些实施例中，衬底140是晶圆，例如硅晶圆。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或渐变衬底。在一些实施例中，衬底140的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。
52.栅极po1和po2设置在衬底140上方。如图1a所示，栅极po1具有宽度w1，并且栅极po1与po2之间具有节距d1。在一些实施例中，w1与d1之间的比率在但不限于约0.01至约0.4的范围内。
53.s/d部件151设置在衬底140上。在一些实施例中，s/d部件151包括配置为用于p型fet的掺杂区域，并且包括p型掺杂剂，例如硼、bf
2+
和/或它们的组合。在替代实施例中，s/d部件151包括配置为用于n型fet的掺杂区域，并且包括n型掺杂剂，例如磷、砷和/或它们的组合。如图1a所示，s/d部件151被隔离伪栅极idg1和idg2切割。导电体md1和md3设置在s/d部件151上。在一些实施例中，有源区例如是衬底中在其上设置源极/漏极部件和栅极的区域。
54.通孔vg1设置在栅极po1和m1(例如，金属部件m14)之间。通孔vt1设置在m1(例如，金属部件m14)与m2(例如，金属部件m21)之间。在一些实施例中，栅极po1通过通孔vg1、金属
部件m14和通孔vt1电连接到金属部件m21。在一些实施例中，栅极po2是浮栅或者不与电源电压电连接。
55.参考图1b，图1b示出了沿图1所示的线b-b'的截面图。如图1b所示，半导体器件100a包括通孔vd1和vd3。导电体md2通过通孔vd1电连接到金属部件m11，并且导电体md3通过通孔vd3电连接到金属部件m11。在一些实施例中，导电体md2通过通孔vd1、vd2和金属部件m11电连接到导电体md3。
56.参考图1c，图1c示出了沿图1所示的线c-c'的截面图。如图1c所示，半导体器件100a包括通孔vs1和vt2。在一些实施例中，通孔vt2沿z方向与通孔vs1重叠。导电体md1通过通孔vs1电连接到金属部件m12。金属部件m12通过通孔vt2电连接到金属部件m22。
57.尽管在图1a、图1b和图1c的截面图中仅示出了晶体管121中的元件及其位置关系，但需要注意的是，晶体管122中的位置关系或电性关系可以根据图1所示的布局得到。例如，如图1所示，半导体器件100a包括通孔vd2和vd4。通孔vd2和vd4中的每个都电连接到金属部件m17。在晶体管122中，导电体md2通过通孔vd2和vd4以及金属部件m17电连接到导电体md3。此外，如图1所示，金属部件m22电连接通孔vt2和vt3。通孔vt3沿z方向与通孔vs2重叠并与通孔vs2电连接。通孔vt3通过金属部件m16和通孔vs2电连接到晶体管122中的md1。
58.在一些实施例中，通孔vs1、vg1和vd1电连接到不同的电源电压。在一些实施例中，导电体md1、栅极po1和导电体md2电连接到不同的电源电压。例如，导电体md1和md2中的一个电连接到电源电压，而另一个电接地。如图1和图1b所示，导电体md2和md3电连接到相同的电源电压。因此，导电体md3和设置在导电体md2与md3之间的栅极po2可以用作伪mos。有源区可以连续延伸跨过这种伪mos。因此，有源区被延长。有源区的长度会影响例如空穴或电子的载流子的迁移率。此外，载流子的迁移率会影响mos的性能。
59.在一些实施例中，有源区od1的长度l1是功能长度l3(例如，隔离伪栅极idg1与栅极po2之间的距离)和伪长度l4(例如，栅极po2与隔离伪栅极idg2之间的距离)的总和。栅极po2和导电体md3有助于将有源区od1的长度从l3增加到l1。在一些实施例中，l4与l3之间的比率在约0.01至约20的范围内，例如0.01、0.33、0.5、1、1.33、1.5、2、5、10或20。即，基于半导体器件100a的期望电特性，l4小于、等于或大于l3。当l4与l3之间的比率在约0.01至约20的范围内时，可以将载流子的迁移率调整为更有效。因此，可以提高半导体器件100a的性能。
60.图2示出了根据本公开的一些实施例的半导体器件100b的布局的示意图。半导体器件100b与半导体器件100a相似，不同之处在于半导体器件100b还包括栅极po3、导电体md4以及通孔vd5和vd6。
61.在一些实施例中，栅极po3和导电体md4分别具有与栅极po2和导电体md3的结构相似或相同的结构。通孔vd5电连接导电体md4和金属部件m11。在一些实施例中，在晶体管121中，导电体md2、md3、md4彼此电连接。通孔vd6电连接导电体md4和金属部件m17。在一些实施例中，在晶体管122中，导电体md2、md3、md4彼此电连接。在本实施例中，栅极po2和po3以及导电体md3和md4可以作为伪mos，伪mos被配置为延长单元内有源区的长度，从而使有源区连续延伸更长的长度。结果，可以提高半导体器件100b的性能。
62.图3示出了根据本公开的一些实施例的半导体器件100c的布局的示意图，并且图3a示出了沿半导体器件100c的截线d-d'的截面图。半导体器件100c可类似于半导体器件
100a，不同之处在于半导体器件100c还包括设置在晶体管122中的隔离伪栅极idg3。
63.在一些实施例中，隔离伪栅极idg3设置在单元111的单元边缘内。隔离伪栅极idg3沿y方向延伸并且设置在隔离伪栅极idg1与idg2之间。在一些实施例中，隔离伪栅极idg3设置在导电体md2与md3之间。在一些实施例中，隔离伪栅极idg3沿y方向与栅极po2对齐。如图3a所示，隔离伪栅极idg3切割s/d部件151，并将晶体管122中的有源区分成两个单独的段。此外，在晶体管122中，导电体md3与导电体md2电隔离。回到图3，有源区od2在隔离伪栅极idg1与idg3之间连续延伸，并且终止于隔离伪栅极idg1的右侧和隔离伪栅极idg3的左侧。在一些实施例中，有源区od2的长度l2不同于有源区od1的长度l1。在一些实施例中，l2小于l1。在一些实施例中，l2与l1的比率在约0.05至约0.99的范围内。当l2与l1的比率介于约0.05至约0.99之间时，可提升半导体器件100c的电性能。虽然图3示出了隔离伪栅极idg3设置在晶体管122中使得l2小于l1，在一些其他实施例中，隔离伪栅极idg3设置在晶体管121中使得l1小于l2。
64.在一些实施例中，在增加有源区的长度的同时，因为电子和空穴具有不同的特性，晶体管121和122倾向于具有不同长度的有源区。例如，p型fet倾向于具有相对较大长度的有源区，而n型fet倾向于具有相对较短长度的有源区。在图3所示的实施例中，仅晶体管121中的有源区od1被延长，这有助于提高半导体器件100c的性能。
65.图4示出了根据本公开的一些实施例的半导体器件100d的布局的示意图，并且图4a示出了沿半导体器件100d的截线e-e'的截面图。半导体器件100d可类似于半导体器件100a，除了半导体器件100d还包括单元112。
66.单元112与单元111邻接。单元111和112沿x方向排列。单元112包括晶体管123和124。在一些实施例中，晶体管123是p型fet(pfet)，并且晶体管124是n型fet(pfet)。在本实施例中，晶体管123和124被集成以形成功能电路块，例如互补fet。半导体器件100d还包括栅极po4和po5以及导电体md4和md5。在一些实施例中，栅极po1和po3设置在单元111的单元边缘上。在一些实施例中，栅极po3和po5设置在单元112的单元边缘上。在一些实施例中，栅极po4设置在单元112的单元边缘内并且在栅极po3与po5之间。导电体md4设置在栅极po3与po4之间。导电体md5设置在栅极po4与po5之间。
67.在一些实施例中，半导体器件100d还包括连接部件mp1。连接部件mp1设置在晶体管121中并且被配置为电连接栅极po3和导电体md3以帮助延长有源区od1的长度。如图4a所示，连接部件mp1与栅极po3和导电体md3的顶面接触。栅极po3和导电体md3中的每个都通过连接部件mp1和设置在连接部件mp1上方的通孔ve电连接到金属部件m12。在一些实施例中，栅极po1通过通孔vg2电连接到金属部件m12。在一些实施例中，栅极po1和po3以及导电体md3电连接到相同的电源电压。在一些实施例中，如图4所示，金属部件m12延伸超出晶体管121的单元边缘。在一些实施例中，有源区od1延伸跨过晶体管121和晶体管123而没有被隔离伪栅极切割。在一些实施例中，有源区od1至少在栅极po1与po5之间连续延伸。
68.在一些实施例中，半导体器件100d还包括连接部件mp2。连接部件mp2设置在晶体管122中并且被配置为电连接栅极po3和导电体md3以帮助延长有源区od2的长度。在一些实施例中，连接部件mp2设置在金属部件m16和栅极po3的顶表面上方并与金属部件m16和栅极po3的顶表面接触。在一些实施例中，有源区od2跨越晶体管122和晶体管124延伸。例如，有源区od2至少在栅极po1与po5之间连续延伸。在该实施例中，通过形成连接部件(例如，连接
部件mp1或mp2)，有源区可以被延长并且可以连续地延伸跨过两个邻接的单元。因此，可以提高半导体器件100d的性能。
69.在一些其他实施例中，晶体管121中的连接部件mp1设置在金属部件m13之上并且电连接到金属部件m13，以实现自动布局布线(apr)的灵活性。在本实施例中，金属部件m13超出单元边缘。类似地，在一些其他实施例中，晶体管122中的连接部件mp2设置在金属部件m15之上并且电连接到金属部件m15以实现apr灵活性。在本实施例中，金属部件m15超出单元边缘。当使用连接部件mp1或连接部件mp2邻接多个单元时，可以使用不同的金属部件电连接到连接部件以提高布局设计的灵活性。
70.图5示出了根据本公开的一些实施例的半导体器件100e的布局的示意图。半导体器件100e可类似于半导体器件100d，除了半导体器件100e还包括隔离伪栅极idg4、隔离伪栅极idg5和隔离伪栅极idg6。
71.在一些实施例中，隔离伪栅极idg4设置在单元111的单元边缘上并且沿y方向与栅极po1对齐。在一些实施例中，隔离伪栅极idg4设置在晶体管122中。在一些实施例中，隔离伪栅极idg5设置在单元111和单元112的单元边界上并且沿y方向与栅极po3对齐。隔离伪栅极idg5被配置为电隔离晶体管122和晶体管124。在一些实施例中，隔离伪栅极idg6设置在单元112的单元边缘上并且沿y方向与栅极po5对齐。在一些实施例中，隔离伪栅极idg6设置在晶体管124中。隔离伪栅极idg4、idg5和idg6将晶体管122和124的有源区切割成有源区od2和od3。
72.有源区od3在x方向上与有源区od2对齐并且设置在晶体管124内。在一些实施例中，有源区od3通过隔离伪栅极idg5与有源区od2分开。在一些实施例中，晶体管122的有源区od2在隔离伪栅极idg4与idg5之间连续延伸，同时有源区od3在隔离伪栅极idg5与idg6之间连续延伸。
73.如图5所示，在晶体管121中，栅极po3通过连接部件mp1电连接到导电体md3。在一些实施例中，导电体md3通过金属部件m13、通孔vg2和vc1电连接到栅极po1。栅极po1、po3和导电体md3电连接到相同的电源电压。因此，有源区od1连续延伸跨越晶体管121和123，而晶体管122和124中的有源区被划分为有源区od2和od3。在一些实施例中，有源区od2的长度l2小于有源区od1的长度l1。在一些实施例中，有源区od3的长度l3小于有源区od1的长度l1。在一些实施例中，长度l2和l3的总和比长度l1小，差值为隔离伪栅极idg5的宽度。
74.在一些实施例中，p型fet(例如，晶体管121和晶体管123)和n型fet(例如，晶体管122和晶体管124)倾向于具有不同长度的有源区以控制载流子的迁移率。在图5所示的实施例中，有源区od1被延长以连续延伸跨过晶体管121和晶体管123，而有源区od2和od3中的每个相对于有源区od1都具有更小的长度。因此，可以提高半导体器件100e的性能。
75.在一些其他实施例中，隔离伪栅极idg4、idg5和idg6设置在晶体管121和123中。在本实施例中，晶体管121和123的有源区被划分为两段，而晶体管122和124中的有源区被延长并连续延伸跨过晶体管122和124。
76.图6示出了根据本公开的一些实施例的半导体器件100f的布局的示意图。半导体器件100f可以类似于半导体器件100e，除了半导体器件100f包括隔离伪栅极idg1和idg2。
77.在一些实施例中，隔离伪栅极idg1设置在单元111的单元边缘上，并且延伸跨过晶体管121和122。在一些实施例中，隔离伪栅极idg2设置在单元112的单元边缘上，并且延伸
跨过晶体管123和124。栅极po2通过连接部件mp1电连接到导电体md2。在本实施例中，有源区od1在隔离伪栅极idg1与idg2之间连续延伸，并且终止于隔离伪栅极idg1的右侧和隔离伪栅极idg2的左侧。
78.在一些实施例中，p型fet(例如晶体管121和晶体管123)和n型fet(例如，晶体管122和晶体管124)倾向于具有不同长度的有源区以控制载流子的迁移率。在图6所示的实施例中，有源区od1被延长以连续延伸跨过晶体管121和晶体管123，而有源区od2和od3中的每个相对于有源区od1均具有更小的长度。因此，可以提高半导体器件100f的性能。
79.图7示出了根据本公开的一些实施例的半导体器件100g的布局的示意图。需要注意的是，为了简洁，单元112被省略，并且单元112可以具有与图5或图6所示的布局相似或相同的布局。单元112的布局不意在限制本公开。
80.在一些实施例中，栅极po1和po3设置在单元111的单元边缘上。在一些实施例中，在晶体管121中，栅极po3通过连接部件mp1电连接到导电体md3。在一些实施例中，在晶体管121中，导电体md3通过金属部件m12、通孔vg2和ve电连接到栅极po1。在本实施例中，在晶体管121中，栅极po1、po3和md3电连接到相同的电源电压。在本实施例中，有源区od1至少可以在栅极po1与po3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od1的长度被延长。
81.在一些实施例中，在晶体管122中，栅极po3通过连接部件mp2电连接到导电体md3。在一些实施例中，在晶体管122中，导电体md3通过金属部件m16、通孔vg3和ve电连接到栅极po1。在本实施例中，在晶体管122中，栅极po1、po3和md3电连接到相同的电源电压。在本实施例中，有源区od2至少在栅极po1与po3之间连续延伸，并延伸至其他邻接的单元(未示出)。因此，有源区od2的长度被延长。
82.图8示出了根据本公开的一些实施例的半导体器件100h的布局的示意图。半导体器件100h可以类似于半导体器件100g，除了栅极po3与导电体md3电隔离。
83.在一些实施例中，在晶体管121中，栅极po3是浮栅或没有电连接到电源电压。在一些实施例中，在晶体管121中，导电体md3通过金属部件m13、通孔vc1和vg2电连接到栅极po1。在本实施例中，有源区od1至少可以在栅极po1与po3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od1的长度被延长。
84.在一些实施例中，在晶体管122中，栅极po3为浮栅或没有电连接到电源电压。在一些实施例中，在晶体管122中，导电体md3通过金属部件m15、通孔vc2和vg3电连接到栅极po1。在本实施例中，有源区od2可以至少在栅极po1与po3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od2的长度被延长。
85.图9示出了根据本公开的一些实施例的半导体器件100i的布局的示意图。半导体器件100i可以类似于半导体器件100h，除了半导体器件100i包括隔离伪栅极idg4和idg5之外。
86.在一些实施例中，隔离伪栅极idg4和idg5设置在单元111的单元边缘上。在一些实施例中，隔离伪栅极idg4和idg5设置在晶体管122中。在本实施例中，有源区od1至少可以在栅极po1与po3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od1的长度被延长。在本实施例中，有源区od2终止于隔离伪栅极idg4和隔离伪栅极idg5。因此，有源区od1和od2具有不同的长度。
87.图10示出了根据本公开的一些实施例的半导体器件100j的布局的示意图。半导体器件100j可以类似于半导体器件100a，除了导电体md1和md3设置在单元111的单元边缘上。
88.在一些实施例中，在晶体管121中，导电体md1通过金属部件m11、通孔vd1和vd3电连接到导电体md3。栅极po1通过金属部件m13、通孔vc1和vg2电连接到导电体md3。在本实施例中，在晶体管121中，导电体md1、md3和栅极po1电连接到相同的电源电压。在本实施例中，有源区od1至少可以在导电体md1与md3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od1的长度被延长。
89.在本实施例中，隔离伪栅极idg4设置在晶体管122中。有源区od2终止于隔离伪栅极idg4的右侧。因此，有源区od1和od2在单元111中具有不同的长度。
90.图11示出了根据本公开的一些实施例的半导体器件100k的布局的示意图。半导体器件100k可以类似于半导体器件100j，除了半导体器件100k还包括连接部件mp1。
91.在一些实施例中，连接部件mp1电连接导电体md1和栅极po1。在一些实施例中，在晶体管121中，导电体md1、md3和栅极po1可以电连接到相同的电源电压。在本实施例中，有源区od1至少可以在导电体md1与md3之间连续延伸，并且可以延伸到其他邻接的单元(未示出)。因此，有源区od1的长度可以被延长。有源区od2终止于隔离伪栅极idg4的右侧。因此，有源区od1和od2在单元111中具有不同的长度。
92.图12示出了根据本公开的一些实施例的半导体器件100l的布局的示意图。半导体器件100l可类似于半导体器件100k，不同之处在于半导体器件100l还包括栅极po3、导电体md4以及隔离伪栅极idg5。
93.在一些实施例中，导电体md1和md4设置在单元111的单元边缘上。在一些实施例中，导电体md3通过通孔vd1、vd3和金属部件m11电连接到导电体md4。在一些实施例中，导电体md3通过通孔vc1、vg2和金属部件m13电连接到栅极po1。在一些实施例中，在晶体管121中，导电体md3、md4和栅极po1电连接到相同的电源电压。在本实施例中，有源区od1可以至少在导电体md1与md4之间连续延伸，并进一步连续延伸至其他邻接的单元(未示出)。
94.在本实施例中，隔离伪栅极idg5设置在晶体管122中。在一些实施例中，有源区od2可以在隔离伪栅极idg4与idg5之间连续延伸，并终止于隔离伪栅极idg4和idg5。因此，有源区od1和od2具有不同的长度。
95.图13示出了根据本公开的一些实施例的半导体器件100m的布局的示意图。半导体器件100m可以类似于半导体器件100l，除了半导体器件100m包括栅极po4。
96.在一些实施例中，导电体md1和栅极po4设置在单元111的单元边缘上。在一些实施例中，栅极po4是浮栅或没有与电源电压电连接。在一些实施例中，在晶体管121中，导电体md1、md3和md4通过金属部件m11、通孔vd1、vd3和vd5彼此电连接。在一些实施例中，在晶体管121中，导电体md1通过连接部件mp1电连接到栅极po1。在一些实施例中，在晶体管121中，导电体md4通过连接部件mp3电连接到栅极po3。在本实施例中，在晶体管121中，导电体md1、md3和md4以及栅极po1和po3电连接到相同的电源电压。在本实施例中，有源区od1至少可在导电体md1与栅极po4之间连续延伸，并进一步连续延伸至其他邻接的单元(未示出)。在本实施例中，有源区od2可在隔离伪栅极idg4与idg5之间连续延伸，并终止于隔离伪栅极idg4与idg5。因此，有源区od1和od2具有不同的长度。
97.图14a是示出了根据本公开的各个方面的用于制造半导体器件的方法1400的流程
图。
98.图14a包括方框1402-方框1412。在方框1402，形成沿第一方向延伸的第一和第二有源区。沿第一方向延伸的第一和第二有源区的实例包括图图6中与x轴平行延伸的对应有源区od1和od2等。流程从方框1402进行到方框1404。
99.在方框1404，掺杂第一和第二有源区的部分以形成对应的第一和第二晶体管区域。第一和第二有源区的部分被掺杂以形成对应的第一和第二晶体管区域的实例包括图6的对应有源区od1和od2中的s/d部件151(参见图3a等)的示例等。流程从方框1404进行到方框1406。
100.在方框1406，形成在垂直于第一方向的第二方向上延伸的第一、第二、第三、第四和第五栅电极，第二栅电极位于第一与第三栅电极之间，第四栅电极位于在第三和第五栅电极之间，并且第一到第五栅电极对应地位于对应的第一和第二有源区的第一和第二晶体管区域上方。沿第二方向延伸的第一、第二、第三、第四和第五栅电极的实例对应地包括图6中作为隔离伪栅极idg1的前体的栅电极、栅极po1、栅极po2、栅极po3、作为隔离伪栅极idg2的前体的栅电极等。在图6中，需要注意的是，栅极po1位于隔离伪栅极idg1的栅极前体与栅极po2之间，而栅极po3位于栅极po2与隔离伪栅极idg2的栅极前体之间。流程从方框1406进行到方框1408。
101.在方框1408，一些栅电极的至少部分被选择性地替换为对应的隔离伪栅极。一些栅电极的至少部分被选择性地替换为对应的隔离伪栅极的实例对应地包括图6中的隔离伪栅极idg1的整个栅极前体、栅极po2的部分和隔离伪栅极idg2的整个前体等。方框1408包括方框1410-方框1412。
102.在方框1410，第一和第五栅电极被对应的第一和第二隔离伪栅极代替。将第一和第五栅电极替换为对应的第一和第二隔离伪栅极的实例对应地包括图6中的隔离伪栅极idg1的整个栅极前体和隔离伪栅极idg2的整个栅极前体等。流程从方框1410进行到方框1412。
103.在方框1412，第三栅极的覆盖第二有源区的第一部分被第三隔离伪栅极替换，导致第三栅极的第二部分保留在第一有源区之上，并且第三隔离伪栅极与第三栅极的第二部分对齐。第三栅极的覆盖在第二有源区上的第一部分被第三隔离伪栅极替换的实例是栅极po2中在有源区od2上的部分，该部分被替换导致图6中的隔离伪栅极idg5等。在图6中，需注意隔离伪栅极idg5与栅极po2的剩余部分对齐。
104.图14b是根据一些实施例的制造半导体器件的方法1420的流程图。
105.根据一些实施例，例如使用eda系统1500(图15，下文讨论)和集成电路(ic)、制造系统1600(图16，下文讨论)是可以实现方法1420的。可以根据方法1420制造的半导体器件的实例包括本文公开的半导体器件、对应于本文公开的各种布局图的半导体器件等。
106.在图14b所示，方法1420包括方框1422-方框1424。在方框1422，生成布局图，除了其他方面，其中包括本文公开的一个或多个布局图，例如由图12的方法1200产生的布局图等。根据一些实施例，例如使用eda系统1500(见图15，下文讨论)可以实现方框1422。流程从方框1422进行到方框1424。
107.在方框1424，基于布局图，以下中的至少一个：(a)进行一次或多次光刻曝光或(b)制造一个或多个半导体掩模或(c)制造半导体器件层中的一个或多个元件。参见下文对图
16中的ic制造系统1600的讨论。
108.图15是根据一些实施例的电子设计自动化(eda)系统1500的框图。
109.在一些实施例中，eda系统1500包括apr系统。根据一些实施例，例如使用eda系统1500来实现图14b的流程1400的方法。
110.在一些实施例中，eda系统1500是通用计算设备，包括硬件处理器1502和非暂时性计算机可读存储介质1504。除了其他方面，存储介质1504编码有，即存储计算机程序代码1506，即可执行指令组。根据一个或多个实施例(下文中提到的工艺和/或方法)，硬件处理器1502对指令1506的执行代表(至少部分地)实现图12-图14的方法的部分或全部的eda工具。
111.处理器1502通过总线1508电连接到计算机可读存储介质1504。处理器1502进一步通过总线1508电连接到i/o接口1510。网络接口1512进一步通过总线1508电连接到处理器1502。网络接口1512连接到网络1514，使得处理器1502和计算机可读存储介质1504能够经由网络1514连接到外部元件。处理器1502被配置为执行编码在计算机可读存储介质1504中的计算机程序代码1506，以便使系统1500可用于执行部分或全部所述工艺和/或方法。在一个或多个实施例中，处理器1502是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
112.在一个或多个实施例中，计算机可读存储介质1504是电子的、磁性的、光学的、电磁的、红外线的和/或半导体系统(或器件或设备)。例如，计算机可读存储介质1504包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1504包括光盘只读存储器(cd-rom)、光盘读/写(cd-r/w)和/或数字视频光盘(dvd)。
113.在一个或多个实施例中，存储介质1504存储计算机程序代码1506，该计算机程序代码1506被配置为使系统1500(其中这种执行(至少部分地)表示eda工具)可用于执行部分或全部所述工艺和/或方法。在一个或多个实施例中，存储介质1504还存储有助于执行部分或全部所述工艺和/或方法的信息。在一个或多个实施例中，存储介质1504存储包括如本文所公开的这些标准单元的标准单元的库1507。
114.eda系统1500包括i/o接口1510。i/o接口1510连接到外部电路。
115.在一个或多个实施例中，i/o接口1510包括用于向处理器1502传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
116.eda系统1500还包括连接到处理器1502的网络接口1512。网络接口1512允许系统1500与一个或多个其他计算机系统连接到的网络1514通信。网络接口1512包括无线网络接口，例如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，例如ethernet、usb或ieee-1364。在一个或多个实施例中，部分或全部提到的工艺和/或方法在两个或更多个系统1500中实现。
117.系统1500被配置为通过i/o接口1510接收信息。通过i/o接口1510接收的信息包括指令、数据、设计规则、标准单元库和/或由处理器1502处理的其他参数中的一项或多项。信息通过总线1508传送到处理器1502。eda系统1500被配置为通过i/o接口1510接收与ui相关的信息。信息作为用户接口(ui)1542存储在计算机可读介质1504中。
118.在一些实施例中，部分或全部提到的工艺和/或方法被实现为由处理器执行的独
立软件应用程序。在一些实施例中，部分或全部提到的工艺和/或方法被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，部分或全部提到的工艺和/或方法被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为作为eda工具的部分的软件应用程序。在一些实施例中，部分或全部提到的工艺和/或方法被实现为由eda系统1500使用的软件应用程序。在一些实施例中，使用工具生成包含标准单元格的布局，这些工艺诸如为可从cadence design systems,inc.获得的或其他合适的布局生成工具。
119.在一些实施例中，根据存储在非暂时性计算机可读记录介质中的程序来实现工艺。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如，光盘(如dvd)、磁盘(如硬盘)、半导体存储器(如rom、ram)、存储卡等的一种或多种。
120.图16是根据一些实施例的集成电路(ic)制造系统1600以及与其相关联的ic制造流程的框图。在一些实施例中，图16的系统1600用于实现图14b的方框1404。
121.在图16中，ic制造系统1600包括在设计、开发和制造周期和/或与制造ic器件1660相关的服务中相互交互的实体，例如设计室1620、掩模室1630和ic制造商/加工商(“fab”)1650。系统1600中的各实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1620、掩模室1630和ic fab 1650中的两个或更多个由更大的单个公司拥有。在一些实施例中，设计室1620、掩模室1630和ic fab 1650中的两个或更多个共存于公共设施中并使用公共资源。
122.设计室(或设计团队)1620生成ic设计布局1622。ic设计布局1622包括为ic器件1660设计的各种几何图案。几何图案对应于构成待制造的ic器件1660的各种组件的金属、氧化物或半导体层的图案。各层组合形成各种ic部件。例如，ic设计布局1622的部分包括将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中的各种ic部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于接合焊盘的开口。设计室1620实施适当的设计程序以形成ic设计布局1622。设计程序包括逻辑设计、物理设计或布局布线中的一种或多种。ic设计布局1622呈现在一个或多个具有几何图案信息的数据文件中。例如，ic设计布局1622以gdsii文件格式或dfii文件格式表示。
123.掩模室1630包括数据准备1632和掩模制造1644。掩模室1630使用ic设计布局1622来制造一个或多个掩模以用于根据ic设计布局1622制造ic器件1660的各个层。掩模室1630执行掩模数据准备1632，其中ic设计布局1622被转换成代表性数据文件(“rdf”)。掩模数据准备1632将rdf提供给掩模制造1644。掩模制造1644包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，例如掩模(掩模版)或半导体晶圆。设计布局由掩模数据准备1632操作以符合掩模写入器的特定特性和/或ic fab1650的要求。在图16中，掩模数据准备1632、掩模制造1644和掩模1645被示为单独的元件。在一些实施例中，掩模数据准备1632和掩模制造1644统称为掩模数据准备。
124.在一些实施例中，掩模数据准备1632包括光学邻近校正(opc)，opc使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效果等引起的那些误差。opc调整ic
设计布局1622。在一些实施例中，掩模数据准备1632包括进一步的分辨率增强技术(ret)，例如离轴照明、亚分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，进一步使用将opc视为逆成像问题的逆光刻技术(ilt)。
125.在一些实施例中，掩模数据准备1632包括掩模规则检查器(mrc)，该掩模规则检查器(mrc)使用掩模创建规则组检查已经在opc中进行处理的ic设计布局，该掩模创建规则包含某些几何和/或连接性限制以确保足够裕度，以允许半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局以补偿掩模制造1644期间的限制，这可以撤销由opc执行的部分修改以满足掩模创建规则。
126.在一些实施例中，掩模数据准备1632包括光刻工艺检查(lpc)，lpc模拟将由ic fab 1650实施以制造ic器件1660的工艺。lpc基于ic设计布局1622模拟该工艺以创建模拟制造的器件，如ic器件1660。lpc模拟中的加工参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑了各种因素，例如空间图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)、其他合适的因素等或它们的组合。在一些实施例中，在lpc创建了模拟制造的器件之后，如果模拟的器件的形状不够接近以满足设计规则，则重复opc和/或mrc以进一步细化ic设计布局1622。
127.可以理解，为了清楚起见，对掩模数据准备1632的上述描述已被简化。在一些实施例中，数据准备1632包括附加部件，例如逻辑操作(lop)以根据制造规则修改ic设计布局。此外，在数据准备1632期间应用于ic设计布局1622的工艺以以各种不同的顺序执行。
128.在掩模数据准备1632之后和掩模制造1644期间，基于修改的ic设计布局制造掩模1645或掩模组。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改的ic设计布局在掩模(光掩模或掩模版)上形成图案。掩模以各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外(uv)束，被不透明区域阻挡但透过透明区域。在一个实例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模。在相移掩模(psm)中，掩模上形成的图案中的各种部件被配置为具有适当的相位差，以提高分辨率和成像质量。在各种实例中，相移掩模是衰减的psm或交替的psm。由掩模制造1644产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区域和/或用于其他合适的工艺。
129.ic fab 1650是ic制造企业，包括一个或多个用于制造各种不同ic产品的制造设施。在一些实施例中，ic fab 1650是半导体代工厂。例如，可能有一个制造设施用于多个ic产品的前端制造(前端制程(feol)制造)，而第二个制造设施可以提供用于ic产品的互连和封装的后端制造(后端制程(beol)制造)，而第三家制造工厂可能会为代工业务提供其他服务。
130.ic fab 1650使用由掩模室1630制造的掩模(或多个掩模)来制造ic器件1660。因此，ic fab 1650至少间接地使用ic设计布局1622来制造ic器件1660。在一些实施例中，半导体晶圆1653由ic fab 1650使用掩模(或多个掩模)制造以形成ic器件1660。半导体晶圆1653包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆还包括各种掺杂区、隔
离伪部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
131.关于集成电路(ic)制造系统(例如，图16的系统1600)和与其相关联的ic制造流程的细节可在例如2016年2月9日授权的美国专利号9,256,709中找到。2015年10月1日公布的第20150278429号预授权公布、2014年2月6日公布的美国预授权公布第20140040838号和2007年8月21日授权的美国专利第7,260,442号，其全部内容通过引用结合于此。
132.参见美国专利号9,256,709，在一些实施例中，公开了一种集成电路(ic)设计方法。该方法包括接收集成电路(ic)设计布局，其中ic设计布局具有不是矩形形状的第一图案，以及使用计算机确定接近第一图案的矩形。方法还包括计算第一图案和矩形之间的偏差。在偏差小于用户定义的阈值的条件下，方法还包括用ic设计布局中的矩形替换第一图案。否则，方法还包括将第一图案分割成多个子部分，并且对于多个子部分中的每个，递归地执行确定、计算、有条件地替换和有条件地分割的步骤。在一些实施例中，公开了一种计算机系统，包括处理器和包括计算机可读指令组的存储器，当由处理器执行计算机可读指令组时，使系统：导出具有自由形状的ic掩模图案的近似图案，其中近似图案是多个用户定义的掩模制造友好形状之一的形状；计算ic掩模图案与近似图案之间的图案近似误差；如果图案近似误差小于用户定义的阈值，则接受该近似图案用于后续掩模制造，否则，将ic掩模图案分成多个子部分并递归地为多个子部分中的每个导出可接受的近似图案。
133.参见美国公布的第20150278429号，在一些实施例中，公开了一种集成电路(ic)制造方法。该方法包括接收集成电路(ic)的设计布局，设计布局具有主要部件。方法还包括对主要部件执行工艺校正，从而生成修改的主要部件。该方法还包括使用计算机生成修改后的主要部件的模拟轮廓，模拟轮廓具有多个点。方法还包括生成多个辅助数据，其中，辅助数据中的每个包括与点中的一个点相关联的至少一个工艺性能因素。方法进一步包括将模拟轮廓和辅助数据存储在有形计算机可读介质中以供进一步的ic工艺阶段使用，例如掩模制造、掩模检测、掩模修复、晶圆直接写入、晶圆检测、晶片修复或它们的组合。参见美国公布的第20140040838号，在一些实施例中，公开了一种用于制作用于集成电路(ic)设计的掩模的方法包括接收具有多个部件的ic设计布局，执行目标部件围绕(tfs)检查以识别ic设计布局中的目标部件围绕位置。与执行tfs检查同时，为ic设计布局生成散射条(sb)表，将相位条(pb)插入到ic设计布局中的tesl，在ic设计布局上插入sb，执行对具有pb和sb的ic设计布局执行光学接近校正(opc)，以形成修改的ic设计布局，以及提供修改后ic设计布局用于制造掩模。
134.参见美国专利第7,260,442号，在一些实施例中，公开了一种掩模制造方法。首先，提供材料和器件数据。其次，根据材料和器件数据定义第一制造模型。然后如第一制造模型所定义的那样执行第一掩模的第一工艺运行。同时，在第一工序运行期间收集第一工序数据。接着，根据材料、器件和第一工艺数据确定反向修改数据。然后，根据反向修改数据对第一制造模型进行调整，以得到第二制造模型。接着，如第二制造模型所定义的那样执行第二掩模的第二工艺运行。
135.本公开的一些实施例提供了一种半导体器件。该半导体器件包括沿第一方向延伸的第一隔离伪栅极。该半导体器件还包括沿第一方向延伸的第二隔离伪栅极。半导体器件还包括沿第一方向延伸并位于第一隔离伪栅极与第二隔离伪栅极之间的第一栅极。半导体器件包括沿第一方向延伸的第二栅极，第二栅极相对于垂直于第一方向的第二方向位于第
一隔离伪栅极与第二隔离伪栅极之间。该半导体器件还包括在第一隔离伪栅极与第二隔离伪栅极之间沿第二方向延伸的第一有源区。该半导体器件还包括第二有源区。第一有源区在第二方向上具有第一长度，第二有源区在第二方向上具有不同于第一长度的第二长度。
136.在一些实施例中，半导体器件还包括：第三隔离伪栅极，沿第一方向延伸；以及其中：第三隔离伪栅极相对于第一方向与第二栅极对齐。
137.在一些实施例中，其中：第二有源区在第一隔离伪栅极与第三隔离伪栅极之间连续延伸。
138.在一些实施例中，第二长度与第一长度之间的比率在0.05到0.99的范围内。
139.在一些实施例中，半导体器件还包括：第三有源区，在第二隔离伪栅极与第三隔离伪栅极之间连续延伸。
140.在一些实施例中，第三有源区具有第三长度，并且第二长度和第三长度的总和小于第一长度。
141.在一些实施例中，半导体器件还包括：第一导电体，沿第一方向延伸，第一导电体相对于第二方向位于第一栅极与第二栅极之间；第一金属部件，沿第二方向延伸；连接部件，电连接第一导电体和第二栅极；以及第一通孔，电连接第一金属部件和连接部件。
142.在一些实施例中，半导体器件还包括：第二导电体，沿第一方向延伸且位于第一隔离伪栅极与第一栅极之间，其中，第一栅极、第一导电体和第二导电体分别电连接至不同的电源电压。
143.在一些实施例中，连接部件与第一导电体的顶面和第二栅极的顶面接触。
144.本公开的另一些实施例一种半导体器件，包括：第一栅极、第二栅极和第三栅极，沿第一方向延伸且沿不同于第一方向的第二方向布置，第二栅极位于第一栅极与第三栅极之间；第一隔离伪栅极，沿第一方向延伸且在第一方向上与第二栅极对齐；第一有源区，沿第二方向延伸，并且在第一栅极与第三栅极之间连续延伸；以及第二有源区，沿第二方向延伸，并且在第一栅极与第一隔离伪栅极之间连续延伸。
145.在一些实施例中，半导体器件还包括：第二隔离伪栅极，沿第一方向延伸，其中，第二有源区在第一隔离伪栅极与第二隔离伪栅极之间连续延伸。
146.在一些实施例中，第一有源区在第二隔离伪栅极与第三栅极之间连续延伸。
147.在一些实施例中，半导体器件还包括：第四栅极，沿第一方向与第二隔离伪栅极对齐，其中，第一有源区在第四栅极与第三栅极之间连续延伸。
148.在一些实施例中，第二栅极是浮栅。
149.在一些实施例中，半导体器件还包括：第一导电体，设置在第一栅极与第二栅极之间，其中，第一导电体电连接到第二栅极。
150.在一些实施例中，半导体器件还包括：第一金属部件，在第二栅极和第一导电体之上；连接部件，电连接第一导电体和第二栅极；以及第一通孔，电连接第一金属部件和连接部件。
151.在一些实施例中，半导体器件还包括：第四栅极，沿第一方向延伸，其中，第一栅极设置在第二栅极与第四栅极之间，并且第二栅极电连接至第四栅极。
152.在一些实施例中，第一有源区在第二方向上具有第一长度，并且第二有源区在第二方向上具有不同于第一长度的第二长度。
153.本公开的又一些实施例提供了一种制造半导体器件的方法，包括：形成沿第一方向延伸的第一有源区和第二有源区；掺杂第一有源区的部分和第二有源区的部分以形成对应的第一晶体管区和第二晶体管区；形成在垂直于第一方向的第二方向上延伸的第一栅电极、第二栅电极、第三栅电极、第四栅电极和第五栅电极，第二栅电极位于第一栅电极与第三栅电极之间，第四栅电极位于第三栅电极与第五栅电极之间，并且第一栅电极至第五栅电极对应地位于对应的第一有源区和第二有源区的第一晶体管区和第二晶体管区上方；以及用相应的隔离伪栅极选择性地替换一些栅电极的至少部分，选择性地替换包括：用相应的第一隔离伪栅极和第二隔离伪栅极替换第一栅电极和第五栅电极；以及用第三隔离伪栅极替换第三栅极的上覆于第二有源区的第一部分，导致第三栅极的第二部分保留在第一有源区上方，并且第三隔离伪栅极与第三栅极的第二部分对齐。
154.在一些实施例中，替换第三栅极的第一部分还导致以下情况：第二栅极的第一部分置于第二有源区上面且位于第一隔离伪栅极与第三隔离伪栅极之间；以及第二栅极的第二部分置于第一有源区上面且位于第一隔离伪栅极与第二栅极之间。
155.本公开的一些实施例提供了一种半导体器件。该半导体器件包括沿第一方向延伸且沿不同于第一方向的第二方向布置的第一栅极、第二栅极和第三栅极，第二栅极位于第一栅极与第三栅极之间。该半导体器件还包括沿第一方向延伸并在第一方向上与第二栅极对齐的第一隔离伪栅极。半导体器件还包括沿第二方向延伸并在第一栅极与第三栅极之间延伸的第一有源区。此外，半导体器件包括沿第二方向延伸并在第一栅极与第一隔离伪栅极之间延伸的第二有源区。
156.在一些实施例中，(制造半导体器件的)方法包括：形成沿第一方向延伸的第一和第二有源区；掺杂第一和第二有源区的部分以形成对应的第一和第二晶体管区；形成在垂直于第一方向的第二方向上延伸的第一、第二、第三、第四和第五栅电极，第二栅电极在第一栅电极和第三栅电极之间，第四栅电极在第三栅电极与第五栅电极之间，第一至第五栅电极对应地位于对应的第一和第二有源区的第一和第二晶体管区上方；以及用对应的隔离伪栅极选择性地替换一些栅电极的的至少部分，该选择性地替换包括用相应的第一和第二隔离伪栅替换第一和第五栅电极，以及用第三隔离伪栅极替换第三栅极的上覆于第二有源区的第一部分，导致第三栅极的第二部分保留在第一有源区上方，并且第三隔离伪栅极与第三栅极的第二部分对齐。在一些实施例中，替换第三栅极的第一部分还导致以下情况：第二栅极的第一部分置于第二有源区上面并且位于第一与第三隔离伪栅极之间；以及第二栅极的第二部分置于第一有源区上面且位于第一隔离伪栅极与第二栅极之间。
157.前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。