半导体装置的制作方法

半导体装置
1.本专利申请要求于2021年9月28日在韩国知识产权局提交的第10-2021-0127862号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
2.本公开的实施例涉及一种半导体装置以及一种制造半导体装置的方法，具体地，涉及一种包括场效应晶体管的半导体装置以及一种制造该半导体装置的方法。


背景技术：

3.一种半导体装置包括包含金属氧化物半导体场效应晶体管(mos-fet)的集成电路。为了提供具有小的图案尺寸和减小的设计规则的半导体装置，mos-fet被按比例缩小。mos-fet的按比例缩小会降低半导体装置的操作性质。


技术实现要素：

4.发明构思的实施例提供一种具有增加的可靠性的半导体装置。
5.发明构思的实施例提供一种制造具有增加的可靠性的半导体装置的方法。
6.根据发明构思的实施例，一种半导体装置包括：基底，包括有源图案；沟道图案，设置在有源图案上，其中，沟道图案包括竖直堆叠并彼此间隔开的多个半导体图案；源极/漏极图案，连接到所述多个半导体图案；以及栅电极，设置在所述多个半导体图案上。栅电极包括分别置于所述多个半导体图案之间的多个部分，源极/漏极图案包括与所述多个半导体图案接触的缓冲层和设置在缓冲层上的主层。缓冲层包含硅锗(sige)，并且包括第一半导体层和设置在第一半导体层上的第一回流层。第一回流层的锗浓度小于第一半导体层的锗浓度。第一半导体层包括朝向栅电极的所述多个部分中的第一部分突出的突出侧表面以及与所述多个半导体图案中的第一半导体图案接触的凹入侧表面。第一回流层包括与所述突出侧表面对应的突出部分和与所述凹入侧表面对应的凹入部分。
7.根据发明构思的实施例，一种半导体装置包括：基底，包括有源图案；一对沟道图案，设置在有源图案上；源极/漏极图案，置于所述一对沟道图案之间；一对栅电极，分别设置在所述一对沟道图案上；以及栅极间隔件，设置在所述一对栅电极中的每个栅电极的侧表面上。当在平面图中观看时，源极/漏极图案包括：缓冲层，置于栅极间隔件的第一端和第二端之间；以及主层，设置在缓冲层上，并且缓冲层包括至少一个回流层。缓冲层的边缘部分具有第一厚度，并且缓冲层的中心部分具有大于第一厚度的第二厚度。第一厚度与第二厚度的比例在从0.2至0.8的范围内。
8.根据发明构思的实施例，一种半导体装置包括：基底，包括彼此间隔开的pmosfet区域和nmosfet区域；设置在pmosfet区域上的第一有源图案和设置在nmosfet区域上的第二有源图案；第一沟道图案和第一源极/漏极图案，设置在第一有源图案上；第二沟道图案和第二源极/漏极图案，设置在第二有源图案上；栅电极，设置在第一沟道图案和第二沟道图案上；栅极绝缘层，置于栅电极与第一沟道图案以及栅电极与第二沟道图案之间；栅极间
隔件，设置在栅电极的侧表面上；栅极盖图案，设置在栅电极的顶表面上；栅极切割图案，穿透栅电极；层间绝缘层，设置在栅极盖图案和栅极切割图案上；第一有源接触件和第二有源接触件，穿透层间绝缘层并且分别电连接到第一源极/漏极图案和第二源极/漏极图案；金属-半导体化合物层，分别置于第一有源接触件与第一源极/漏极图案之间以及第二有源接触件与第二源极/漏极图案之间；栅极接触件，穿透层间绝缘层和栅极盖图案并且电连接到栅电极；第一金属层，设置在层间绝缘层上，其中，第一金属层包括与栅极切割图案竖直叠置的电力线以及分别电连接到第一有源接触件、第二有源接触件和栅极接触件的第一互连线；以及第二金属层，设置在第一金属层上。第二金属层包括电连接到第一金属层的第二互连线。第一沟道图案包括竖直地堆叠并且彼此间隔开的多个半导体图案。第一源极/漏极图案包括与所述多个半导体图案接触的缓冲层和设置在缓冲层上的主层。缓冲层包括第一半导体层和设置在第一半导体层上的第一回流层。
9.根据发明构思的实施例，一种制造半导体装置的方法包括：在基底上形成堆叠图案，其中，堆叠图案包括交替地堆叠的有源层和牺牲层；在堆叠图案上形成牺牲图案，其中，堆叠图案与牺牲图案的侧部相邻；蚀刻堆叠图案，以形成凹进；在凹进中形成源极/漏极图案；以及用栅电极替换牺牲图案和牺牲层。源极/漏极图案的形成包括：对凹进的内表面执行第一选择性外延生长工艺，以形成第一半导体层；以及对第一半导体层执行第一回流工艺，以形成第一回流层。第一回流层的锗浓度小于第一半导体层的锗浓度。
附图说明
10.图1至图3是根据发明构思的实施例的半导体装置的逻辑单元的平面图。
11.图4是根据发明构思的实施例的半导体装置的平面图。
12.图5a至图5d是分别沿着图4的线a-a'、线b-b'、线c-c'和线d-d'截取的剖视图。
13.图6是图5a的部分“m”的放大图。
14.图7a是在图6的水平m-m'处截取的俯视平面图。
15.图7b是在图6的水平n-n'处截取的俯视平面图。
16.图8是用于示出根据比较示例的半导体装置的在图6的水平n-n'处的俯视平面图。
17.图9a至图15d是示出根据发明构思的实施例的制造半导体装置的方法的剖视图。
18.图16a、图17a、图18a和图19a是示出制造图12a的部分“m”中制造的第一源极/漏极图案的方法的放大剖视图。
19.图16b、图17b、图18b和图19b分别是在图16a、图17a、图18a和图19a的水平n-n'处截取的俯视平面图。
20.图20是示出形成图14a至图14d中所示的内部区域的方法的平面图。
21.图21至图23是示出图5a的部分“m”的其它示例的放大图。
具体实施方式
22.图1至图3是根据发明构思的实施例的半导体装置的逻辑单元的平面图。
23.参照图1，在实施例中，设置了单高度单元shc。详细地，第一电力线m1_r1和第二电力线m1_r2设置在基底100上。第一电力线m1_r1可以是传输漏极电压vdd(诸如，电力电压)的导电路径。第二电力线m1_r2可以是传输源极电压vss(诸如，接地电压)的导电路径。
24.单高度单元shc形成在第一电力线m1_r1与第二电力线m1_r2之间。单高度单元shc包括一个pmosfet区域pr和一个nmosfet区域nr。例如，单高度单元shc具有设置在第一电力线m1_r1与第二电力线m1_r2之间的cmos结构。
25.pmosfet区域pr和nmosfet区域nr中的每个在第一方向d1上具有第一宽度wi1。单高度单元shc的在第一方向d1上的长度被限定为第一高度he1。第一高度he1基本等于第一电力线m1_r1与第二电力线m1_r2之间的距离(诸如，节距)。
26.单高度单元shc构成单逻辑单元。在本实施例中，逻辑单元可以表示经配置以执行特定功能的逻辑器件，诸如，与门、或门、异或门、同或门、反相器等。例如，逻辑单元包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。
27.参照图2，在实施例中，提供了双高度单元dhc。详细地，第一电力线m1_r1、第二电力线m1_r2和第三电力线m1_r3设置在基底100上。第一电力线m1_r1设置在第二电力线m1_r2与第三电力线m1_r3之间。第三电力线m1_r3是传输源极电压vss的导电路径。
28.双高度单元dhc形成在第二电力线m1_r2与第三电力线m1_r3之间。双高度单元dhc包括第一pmosfet区域pr1、第二pmosfet区域pr2、第一nmosfet区域nr1和第二nmosfet区域nr2。
29.第一nmosfet区域nr1与第二电力线m1_r2相邻。第二nmosfet区域nr2与第三电力线m1_r3相邻。第一pmosfet区域pr1和第二pmosfet区域pr2与第一电力线m1_r1相邻。当在平面图中观看时，第一电力线m1_r1设置在第一pmosfet区域pr1与第二pmosfet区域pr2之间。
30.双高度单元dhc的在第一方向d1上的长度被限定为第二高度he2。第二高度he2是图1的第一高度he1的约两倍。双高度单元dhc的第一pmosfet区域pr1和第二pmosfet区域pr2可以组合以形成单个pmosfet区域。
31.因此，双高度单元dhc的pmos晶体管的沟道尺寸大于先前参照图1描述的单高度单元shc的pmos晶体管的沟道尺寸。例如，双高度单元dhc的pmos晶体管的沟道尺寸是单高度单元shc的pmos晶体管的沟道尺寸的约两倍。双高度单元dhc可以以比单高度单元shc的速度高的速度操作。在实施例中，图2中所示的双高度单元dhc被限定为多高度单元。多高度单元包括三重高度单元，三重高度单元的单元高度是单高度单元shc的单元高度的约三倍。
32.参照图3，在实施例中，第一单高度单元shc1、第二单高度单元shc2和双高度单元dhc二维地设置在基底100上。第一单高度单元shc1设置在第一电力线m1_r1与第二电力线m1_r2之间。第二单高度单元shc2可以设置在第一电力线m1_r1与第三电力线m1_r3之间。第二单高度单元shc2在第一方向d1上与第一单高度单元shc1相邻。
33.双高度单元dhc设置在第二电力线m1_r2与第三电力线m1_r3之间。双高度单元dhc在与第一方向d1交叉的第二方向d2上与第一单高度单元shc1和第二单高度单元shc2相邻。
34.分隔结构db设置在第一单高度单元shc1与双高度单元dhc之间以及第二单高度单元shc2与双高度单元dhc之间。双高度单元dhc的有源区域通过分隔结构db与第一单高度单元shc1和第二单高度单元shc2中的每个的有源区域电分离。
35.图4是根据发明构思的实施例的半导体装置的平面图。图5a至图5d是分别沿着图4的线a-a'、线b-b'、线c-c'和线d-d'截取的剖视图。图6是图5a的部分“m”的放大图。图7a是在图6的水平m-m'处截取的俯视平面图。图7b是在图6的水平n-n'处截取的俯视平面图。图4
和图5a至图5d示出了图3的第一单高度单元shc1和第二单高度单元shc2的示例。
36.参照图4和图5a至图5d，在实施例中，第一单高度单元shc1和第二单高度单元shc2设置在基底100上。逻辑电路的逻辑晶体管设置在第一单高度单元shc1和第二单高度单元shc2中的每个上。基底100是半导体基底，该半导体基底由硅、锗、硅锗和化合物半导体材料等中的至少一种形成或者包括硅、锗、硅锗和化合物半导体材料等中的至少一种。在实施例中，基底100是硅晶片。
37.基底100包括第一pmosfet区域pr1、第二pmosfet区域pr2、第一nmosfet区域nr1和第二nmosfet区域nr2。第一pmosfet区域pr1、第二pmosfet区域pr2、第一nmosfet区域nr1和第二nmosfet区域nr2中的每个在第二方向d2上延伸。第一单高度单元shc1包括第一nmosfet区域nr1和第一pmosfet区域pr1，第二单高度单元shc2包括第二pmosfet区域pr2和第二nmosfet区域nr2。第一有源图案ap1和第二有源图案ap2在下面也可以简称为“有源图案ap1和ap2”。
38.第一有源图案ap1和第二有源图案ap2由形成在基底100的上部中的沟槽tr分离。第一有源图案ap1设置在第一pmosfet区域pr1和第二pmosfet区域pr2中的每个上。第二有源图案ap2设置在第一nmosfet区域nr1和第二nmosfet区域nr2中的每个上。第一有源图案ap1和第二有源图案ap2在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2中的每者从基底100竖直突出。
39.器件隔离层st填充沟槽tr。器件隔离层st包括氧化硅层。器件隔离层st不覆盖将在下面描述的第一沟道图案ch1和第二沟道图案ch2。
40.第一沟道图案ch1设置在第一有源图案ap1上。第二沟道图案ch2设置在第二有源图案ap2上。第一沟道图案ch1和第二沟道图案ch2中的每者包括顺序地堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案至第三半导体图案sp1、sp2和sp3在竖直方向(诸如，垂直于由第一方向d1和第二方向d2限定的平面的第三方向d3)上彼此间隔开。
41.第一半导体图案至第三半导体图案sp1、sp2和sp3中的每者由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成，或者包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。在实施例中，第一半导体图案至第三半导体图案sp1、sp2和sp3中的每者由晶体硅形成，或者包括晶体硅。
42.多个第一源极/漏极图案sd1设置在第一有源图案ap1上。多个第一凹进rs1形成在第一有源图案ap1的上部中。第一源极/漏极图案sd1设置在第一凹进rs1中。第一源极/漏极图案sd1是第一导电类型(诸如，p型)的杂质区域。第一沟道图案ch1置于每对第一源极/漏极图案sd1之间。例如，每对第一源极/漏极图案sd1通过堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3彼此连接。
43.多个第二源极/漏极图案sd2设置在第二有源图案ap2上。多个第二凹进rs2形成在第二有源图案ap2的上部中。第二源极/漏极图案sd2设置在第二凹进rs2中。第二源极/漏极图案sd2是第二导电类型(诸如，n型)的杂质区域。第二沟道图案ch2置于每对第二源极/漏极图案sd2之间。例如，每对第二源极/漏极图案sd2通过堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3彼此连接。
44.第一源极/漏极图案sd1和第二源极/漏极图案sd2是通过选择性外延生长(seg)工
艺形成的外延图案。在实施例中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每者具有高于第三半导体图案sp3的顶表面的顶表面。在实施例中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的至少一者的顶表面与第三半导体图案sp3的顶表面基本共面。
45.第一源极/漏极图案sd1包括其晶格常数大于基底100的晶格常数的半导体材料(诸如，sige)。一对第一源极/漏极图案sd1对其间的第一沟道图案ch1施加压应力。第二源极/漏极图案sd2由与基底100相同的半导体元素(诸如，si)形成，或者包括与基底100相同的半导体元素(诸如，si)。
46.每个第一源极/漏极图案sd1包括缓冲层bfl和设置在缓冲层bfl上的主层mal。在下文中，将参照图5a更详细地描述第一源极/漏极图案sd1在第二方向d2上的剖面形状。
47.缓冲层bfl覆盖第一凹进rs1的内表面。在实施例中，缓冲层bfl具有沿向上方向减小的厚度。例如，缓冲层bfl的从第一凹进rs1的底部在第三方向d3上测量的厚度大于缓冲层bfl的从第一凹进rs1的顶部在第二方向d2上测量的厚度。另外，缓冲层bfl沿着第一凹进rs1的轮廓具有“u”形剖面。
48.缓冲层bfl的侧表面具有不平坦或压花形状。例如，缓冲层bfl的侧表面具有波浪形的轮廓。详细地，缓冲层bfl的侧表面具有朝向栅电极ge的第一部分至第三部分po1、po2和po3(这将在下面描述)突出的部分，因此，缓冲层bfl具有波浪形的轮廓。
49.主层mal填充第一凹进rs1的大部分的未填充区域。主层mal的体积大于缓冲层bfl的体积。例如，主层mal的体积与第一源极/漏极图案sd1的总体积的比例大于缓冲层bfl的体积与第一源极/漏极图案sd1的总体积的比例。
50.缓冲层bfl和主层mal中的每者由硅锗(sige)形成，或者包括硅锗(sige)。详细地，缓冲层bfl包含相对低浓度的锗(ge)。在实施例中，缓冲层bfl仅包含硅(si)，而不包含锗(ge)。缓冲层bfl的锗浓度在从0at％至10at％(原子百分比)的范围内。更具体地，缓冲层bfl的锗浓度在从2at％至8at％的范围内。
51.与缓冲层bfl相比，主层mal包含相对高浓度的锗(ge)。例如，主层mal的锗浓度在从30at％至70at％的范围内。主层mal的锗浓度在第三方向d3上增大。例如，主层mal的与缓冲层bfl相邻的部分具有约40at％的锗浓度，并且主层mal的上部具有约60at％的锗浓度。
52.缓冲层bfl和主层mal中的每者包含为第一源极/漏极图案sd1提供p型导电性的杂质(诸如硼、镓或铟)。缓冲层bfl和主层mal中的每者的杂质浓度在从1
×
10
18
个原子/cm3至5
×
10
22
个原子/cm3的范围内。主层mal的杂质浓度大于缓冲层bfl的杂质浓度。
53.缓冲层bfl防止基底100的一部分(诸如，第一有源图案ap1)与主层mal之间以及第一半导体图案至第三半导体图案sp1、sp2和sp3与主层mal之间的堆垛层错(stacking fault)。堆垛层错会增大沟道电阻。堆垛层错会出现在第一凹进rs1的底部上。因此，为了防止堆垛层错，缓冲层bfl在第一凹进rs1的底部附近具有较大的厚度。
54.缓冲层bfl在用栅电极ge的第一部分至第三部分po1、po2和po3替换牺牲层sal(这将在下面描述)的工艺中保护主层mal。例如，缓冲层bfl防止用于去除牺牲层sal的蚀刻剂材料进入并蚀刻主层mal。
55.返回参照图4和图5a至图5d，在实施例中，栅电极ge在基底100上沿第一方向d1延伸并且与第一沟道图案ch1和第二沟道图案ch2交叉。栅电极ge在第二方向d2上以第一节距布置。每个栅电极ge与第一沟道图案ch1和第二沟道图案ch2竖直叠置。
56.栅电极ge包括置于在有源图案ap1或ap2与第一半导体图案sp1之间的第一部分po1、置于第一半导体图案sp1与第二半导体图案sp2之间的第二部分po2、置于第二半导体图案sp2与第三半导体图案sp3之间的第三部分po3以及在第三半导体图案sp3上的第四部分po4。
57.返回参照图5a，在实施例中，第一pmosfet区域pr1上的栅电极ge的第一部分至第三部分po1、po2和po3中的每个具有凹入侧表面。第一部分至第三部分po1、po2和po3的凹入侧表面对应于第一源极/漏极图案sd1的突出的侧表面部分。第一pmosfet区域pr1上的栅电极ge的第一部分至第三部分po1、po2和po3具有彼此不同的宽度。例如，第三部分po3的在第二方向d2上的最大宽度大于第二部分po2的在第二方向d2上的最大宽度。第一部分po1的在第二方向d2上的最大宽度大于第三部分po3的在第二方向d2上的最大宽度。
58.返回参照图5d，在实施例中，栅电极ge围绕第一半导体图案至第三半导体图案sp1、sp2和sp3中的每者的顶表面ts、底表面bs和相对的侧表面sw。例如，根据实施例的晶体管是其中栅电极ge三维地围绕沟道图案的三维场效应晶体管(诸如mbcfet或gaafet)。
59.返回参照图4和图5a至图5d，在实施例中，第一单高度单元shc1具有在第二方向d2上彼此相对的第一边界bd1和第二边界bd2。第一边界bd1和第二边界bd2沿第一方向d1延伸。第一单高度单元shc1具有在第一方向d1上彼此相对的第三边界bd3和第四边界bd4。第三边界bd3和第四边界bd4沿第二方向d2延伸。
60.栅极切割图案ct设置在第一单高度单元shc1和第二单高度单元shc2中的每个的与第二方向d2平行的边界上。例如，栅极切割图案ct设置在第一单高度单元shc1的第三边界bd3和第四边界bd4上。栅极切割图案ct沿着第三边界bd3以第一节距布置。栅极切割图案ct沿着第四边界bd4以第一节距布置。当在平面图中观看时，第三边界bd3和第四边界bd4上的栅极切割图案ct分别与栅电极ge叠置。栅极切割图案ct由诸如氧化硅、氮化硅或其组合的至少一种绝缘材料形成，或包括诸如氧化硅、氮化硅或其组合的至少一种绝缘材料。
61.第一单高度单元shc1上的栅电极ge通过栅极切割图案ct与第二单高度单元shc2上的栅电极ge分离。栅极切割图案ct置于第一单高度单元shc1上的栅电极ge与第二单高度单元shc2上的栅电极ge之间，并且栅电极ge在第一方向d1上彼此对准。例如，通过栅极切割图案ct将在第一方向d1上延伸的栅电极ge分成多个栅电极ge。
62.一对栅极间隔件gs分别设置在栅电极ge的第四部分po4的相对的侧表面上。栅极间隔件gs沿着栅电极ge并且在第一方向d1上延伸。栅极间隔件gs的顶表面高于栅电极ge的顶表面。栅极间隔件gs的顶表面与第一层间绝缘层110的顶表面共面，这将在下面描述。在实施例中，栅极间隔件gs由sicn、sicon和sin中的至少一种形成，或者包括sicn、sicon和sin中的至少一种。在实施例中，栅极间隔件gs是由选自于sicn、sicon和sin的至少两种不同材料形成或者包括选自于sicn、sicon和sin的至少两种不同材料的多层结构。在实施例中，如图6中所示，栅极间隔件gs包括第一间隔件gs1和第二间隔件gs2。
63.栅极盖图案gp设置在栅电极ge上。栅极盖图案gp沿着栅电极ge或沿第一方向d1延伸。栅极盖图案gp由相对于第一层间绝缘层110和第二层间绝缘层120(这将在下面描述)具有蚀刻选择性的材料形成，或者包括相对于第一层间绝缘层110和第二层间绝缘层120(这将在下面描述)具有蚀刻选择性的材料。详细地，栅极盖图案gp由sion、sicn、sicon和sin中的至少一种形成，或者包括sion、sicn、sicon和sin中的至少一种。
64.栅极绝缘层gi置于栅电极ge与第一沟道图案ch1之间以及栅电极ge与第二沟道图案ch2之间。栅极绝缘层gi围绕第一半导体图案至第三半导体图案sp1、sp2和sp3中的每者的顶表面ts、底表面bs和相对的侧表面sw。栅极绝缘层gi覆盖栅电极ge下方的器件隔离层st的顶表面。
65.在实施例中，栅极绝缘层gi包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层由其介电常数大于氧化硅的介电常数的至少一种高k介电材料形成，或者包括其介电常数大于氧化硅的介电常数的至少一种高k介电材料。例如，高k介电材料包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
66.在实施例中，半导体装置包括使用负电容器的负电容(nc)fet。例如，栅极绝缘层gi包括铁电层和顺电层。
67.铁电层具有负电容，顺电层具有正电容。当两个或更多个电容器串联连接并且每个电容器具有正电容时，总电容减小到小于每个电容器的电容的值。相比之下，当串联连接的电容器中的至少一个具有负电容时，串联连接的电容器的总电容具有大于每个电容的绝对值的正值。
68.当负电容铁电层和正电容顺电层串联连接时，串联连接的铁电层和顺电层的总电容增大。由于总电容的增大，包括铁电层的晶体管在室温下具有小于60mv/十进位的亚阈值摆幅(ss)。
69.铁电层由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种形成，或者包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。氧化铪锆可以是掺杂有锆(zr)的铪氧化物。可选地，氧化铪锆可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
70.铁电层还包括掺杂剂。例如，掺杂剂包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电层中的掺杂剂的种类根据铁电层中的铁电材料而变化。
71.当铁电层包括氧化铪时，铁电层中的掺杂剂包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。
72.当掺杂剂是铝(al)时，铁电层中的铝含量在从3at％至8at％的范围内。掺杂剂的含量是铝原子数与铪和铝的原子数之比。
73.当掺杂剂是硅(si)时，铁电层中的硅含量在从2at％至10at％的范围内。当掺杂剂是钇(y)时，铁电层中的钇含量在从2at％至10at％的范围内。当掺杂剂是钆(gd)时，铁电层中的钆含量在从1at％至7at％的范围内。当掺杂剂是锆(zr)时，铁电层中的锆含量在从50at％至80at％的范围内。
74.顺电层由例如氧化硅和高k金属氧化物中的至少一种形成，或包括例如氧化硅和高k金属氧化物中的至少一种。可以用作顺电层的金属氧化物包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是发明构思的实施例不必限于这些示例。
75.铁电层和顺电层由相同的材料形成或包括相同的材料。铁电层是铁电的，但顺电层不是铁电的。例如，当铁电层和顺电层包含氧化铪时，铁电层中的氧化铪的晶体结构不同于顺电层中的氧化铪的晶体结构。
76.铁电层只有在其厚度在特定范围内时才是铁电的。在实施例中，铁电层具有在从0.5nm至10nm的范围内的厚度，但是发明构思的实施例不限于该示例。由于与铁电性的发生相关的临界厚度根据铁电材料的种类而变化，所以铁电层的厚度可以根据铁电材料的种类而改变。
77.例如，栅极绝缘层gi包括单个铁电层。例如，栅极绝缘层gi包括彼此间隔开的多个铁电层。例如，栅极绝缘层gi具有其中多个铁电层和多个顺电层交替地堆叠的多层结构。
78.栅电极ge包括第一金属图案和设置在第一金属图案上的第二金属图案。第一金属图案设置在栅极绝缘层gi上并且与第一半导体图案至第三半导体图案sp1、sp2和sp3相邻。第一金属图案包括可用于调节晶体管的阈值电压的逸出功金属。通过调节第一金属图案的厚度和组成，可以实现具有期望阈值电压的晶体管。例如，栅电极ge的第一部分至第三部分po1、po2和po3可以由第一金属图案或逸出功金属组成。
79.第一金属图案包括金属氮化物层。例如，第一金属图案包括由选自于钛(ti)、钽(ta)、铝(al)、钨(w)、钼(mo)和氮(n)中的至少一种金属组成的层。在实施例中，第一金属图案还包括碳(c)。第一金属图案可以包括多个堆叠的逸出功金属层。
80.第二金属图案由其电阻低于第一金属图案的电阻的金属形成，或者包括其电阻低于第一金属图案的电阻的金属。例如，第二金属图案由选自于钨(w)、铝(al)、钛(ti)和钽(ta)的至少一种金属形成，或者包括选自于钨(w)、铝(al)、钛(ti)和钽(ta)的至少一种金属。栅电极ge的第四部分po4包括第一金属图案和在第一金属图案上的第二金属图案。
81.返回参照图5b，在实施例中，内部间隔件ip设置在第一nmosfet区域nr1和第二nmosfet区域nr2上。例如，内部间隔件ip设置在第二有源图案ap2上。内部间隔件ip分别置于栅电极ge的第一部分至第三部分po1、po2和po3与第二源极/漏极图案sd2之间。内部间隔件ip与第二源极/漏极图案sd2直接接触。栅电极ge的第一部分至第三部分po1、po2和po3中的每者通过内部间隔件ip与第二源极/漏极图案sd2间隔开。
82.第一层间绝缘层110设置在基底100上。第一层间绝缘层110覆盖栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层110具有与栅极盖图案gp的顶表面和栅极间隔件gs的顶表面基本共面的顶表面。第二层间绝缘层120设置在第一层间绝缘层110上并覆盖栅极盖图案gp。第三层间绝缘层130设置在第二层间绝缘层120上。第四层间绝缘层140设置在第三层间绝缘层130上。在实施例中，第一层间绝缘层110至第四层间绝缘层140中的至少一个包括氧化硅层。
83.一对分隔结构db在第一单高度单元shc1和第二单高度单元shc2中的每个的两侧上在第二方向d2上彼此相对地设置在基底100上。例如，一对分隔结构db分别设置在第一单高度单元shc1的第一边界bd1和第二边界bd2上。分隔结构db平行于栅电极ge地在第一方向d1上延伸。分隔结构db与同其相邻的栅电极ge之间的节距等于第一节距。
84.分隔结构db穿透第一层间绝缘层110和第二层间绝缘层120，并且延伸到第一有源图案ap1和第二有源图案ap2中。分隔结构db穿透第一有源图案ap1和第二有源图案ap2中的每者的上部。分隔结构db将第一单高度单元shc1和第二单高度单元shc2中的每个的有源区域与相邻单元的有源区域电分离。
85.有源接触件ac设置在基底100上，穿透第一层间绝缘层110和第二层间绝缘层120，并且分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。一对有源接触件ac分
别设置在栅电极ge的两侧处。当在平面图中观看时，有源接触件ac具有沿第一方向d1延伸的条形形状。
86.有源接触件ac是自对准接触件。例如，有源接触件ac通过使用栅极盖图案gp和栅极间隔件gs的自对准工艺形成。例如，有源接触件ac覆盖栅极间隔件gs的侧表面的至少一部分。另外，有源接触件ac覆盖栅极盖图案gp的顶表面的一部分。
87.金属-半导体化合物层sc(诸如，硅化物层)分别置于有源接触件ac与第一源极/漏极图案sd1之间以及有源接触件ac与第二源极/漏极图案sd2之间。有源接触件ac通过金属-半导体化合物层sc电连接到源极/漏极图案sd1和sd2。金属-半导体化合物层sc由硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种形成，或者包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
88.返回参照图5c，在实施例中，至少一个有源接触件ac设置在第一单高度单元shc1上，以将第一pmosfet区域pr1的第一源极/漏极图案sd1电连接到第一nmosfet区域nr1的第二源极/漏极图案sd2。有源接触件ac在第一方向d1上从第一nmosfet区域nr1的第二源极/漏极图案sd2延伸到第一pmosfet区域pr1的第一源极/漏极图案sd1。
89.栅极接触件gc设置在基底100上，栅极接触件gc穿透第二层间绝缘层120和栅极盖图案gp并且电连接到栅电极ge。当在剖视图中观看时，设置在第一单高度单元shc1上的两个栅极接触件gc与第一pmosfet区域pr1叠置。例如，如图5a中所示，第一单高度单元shc1上的两个栅极接触件gc设置在第一有源图案ap1上。当在剖视图中观看时，设置在第一单高度单元shc1上的单个栅极接触件gc与第一nmosfet区域nr1叠置。例如，如图5b中所示，第一单高度单元shc1上的单个栅极接触件gc设置在第二有源图案ap2上。
90.栅极接触件gc可以自由地设置在栅电极ge上，而对其位置没有任何限制。例如，如图4中所示，第二单高度单元shc2上的栅极接触件gc可以分别设置在第二pmosfet区域pr2、第二nmosfet区域nr2以及填充沟槽tr的器件隔离层st上。
91.在实施例中，参照图5a和图5c，与栅极接触件gc相邻的有源接触件ac的上部填充有上绝缘图案uip。上绝缘图案uip的底表面低于栅极接触件gc的底表面。例如，与栅极接触件gc相邻的有源接触件ac的底表面位于比与上绝缘图案uip相邻的栅极接触件gc的底表面低的水平处。因此，防止了彼此相邻的栅极接触件gc和有源接触件ac彼此接触，并且这防止了它们之间发生短路问题。
92.有源接触件ac和栅极接触件gc中的每者包括导电图案fm和包围导电图案fm的阻挡图案bm。导电图案fm由至少一种金属(诸如，铝、铜、钨、钼或钴)形成，或者包括至少一种金属(诸如，铝、铜、钨、钼或钴)。阻挡图案bm覆盖导电图案fm的侧表面和底表面。在实施例中，阻挡图案bm包括金属层和金属氮化物层。金属层由钛、钽、钨、镍、钴和铂中的至少一种形成，或者包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层由氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍(nin)、氮化钴(con)和氮化铂(ptn)中的至少一种形成，或者包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍(nin)、氮化钴(con)和氮化铂(ptn)中的至少一种。
93.第一金属层m1设置在第三层间绝缘层130中。第一金属层m1包括第一电力线m1_r1、第二电力线m1_r2、第三电力线m1_r3(第一电力线m1_r1、第二电力线m1_r2和第三电力线m1_r3被统称为电力线)和第一互连线m1_i。第一金属层m1的电力线m1_r1、m1_r2、m1_r3
和第一互连线m1_i在第二方向d2上彼此平行地延伸。
94.详细地，第一电力线m1_r1和第二电力线m1_r2分别设置在第一单高度单元shc1的第三边界bd3和第四边界bd4上。第一电力线m1_r1沿着第三边界bd3在第二方向d2上延伸。第二电力线m1_r2沿着第四边界bd4在第二方向d2上延伸。
95.第一金属层m1的第一互连线m1_i在第一方向d1上以第二节距布置。第二节距小于第一节距。每条第一互连线m1_i的线宽小于第一电力线至第三电力线m1_r1、m1_r2和m1_r3中的每条的线宽。
96.第一金属层m1还包括第一过孔vi1。第一过孔vi1设置在第一金属层m1的第一互连线m1_i下方。有源接触件ac和第一金属层m1的互连线通过第一过孔vi1彼此电连接。栅极接触件gc和第一金属层m1的互连线通过第一过孔vi1彼此电连接。
97.第一金属层m1的互连线和其下面的第一过孔vi1通过单独的工艺形成。例如，第一金属层m1的互连线和第一过孔vi1通过相应的单镶嵌工艺(single damascene process)独立地形成。可以使用亚20nm工艺制造根据实施例的半导体装置。
98.第二金属层m2设置在第四层间绝缘层140中。第二金属层m2包括多条第二互连线m2_i。第二金属层m2的第二互连线m2_i中的每条具有沿第一方向d1延伸的线形状或条形状。例如，第二互连线m2_i沿第一方向d1彼此平行地延伸。
99.第二金属层m2还包括分别设置在第二互连线m2_i下方的第二过孔vi2。第一金属层m1的第一互连线m1_i和第一电力线m1_r1与第二金属层m2的第二互连线m2_i通过第二过孔vi2彼此电连接。第二金属层m2的互连线与其下面的第二过孔vi2可以通过双镶嵌工艺一起形成。
100.第一金属层m1的互连线由与第二金属层m2的互连线相同或不同的导电材料形成，或者包括与第二金属层m2的互连线相同或不同的导电材料。例如，第一金属层m1和第二金属层m2的互连线由至少一种金属(诸如，铝、铜、钨、钌、钼或钴)形成，或者包括至少一种金属(诸如，铝、铜、钨、钌、钼或钴)。另外，可以在第四层间绝缘层140上另外堆叠多个金属层。每个另外堆叠的金属层包括用作单元之间的布线路径的互连线。
101.将参照图6更详细地描述第一源极/漏极图案sd1。现在参照图6，在实施例中，第一源极/漏极图案sd1的缓冲层bfl包括第一半导体层sel1、第一回流层rfl1、第二半导体层sel2和第二回流层rfl2。
102.第一半导体层sel1与第一凹进rs1的内表面直接接触。第一回流层rfl1置于第一半导体层sel1与第二半导体层sel2之间。第二回流层rfl2置于第二半导体层sel2与下面将描述的第三半导体层sel3之间。
103.在实施例中，缓冲层bfl的第一半导体层sel1、第一回流层rfl1、第二半导体层sel2和第二回流层rfl2中的全部包含硅锗(sige)。然而，锗浓度可以在层之间变化。
104.第一回流层rfl1的锗浓度小于第一半导体层sel1的锗浓度。例如，第一回流层rfl1的锗浓度在从2at％至5at％的范围内。第一半导体层sel1的锗浓度在从4at％至8at％的范围内。第一回流层rfl1的平均厚度小于第一半导体层sel1的平均厚度。例如，第一回流层rfl1的平均厚度为约2nm，并且第一半导体层sel1的平均厚度为约3nm。
105.通过对第一半导体层sel1执行回流工艺来形成第一回流层rfl1。在实施例中，回流工艺不是通常在半导体制造工艺中使用的焊料回流工艺。在实施例中，回流工艺是在氢
环境下对硅锗(sige)的外延层执行的热处理工艺，以引起外延层中的锗原子的迁移。第一回流层rfl1具有超晶格结构，该超晶格结构包括锗并且通过锗原子在第一半导体层sel1的表面上的迁移而形成。
106.在实施例中，第一回流层rfl1具有与第一半导体层sel1的侧壁轮廓对应的轮廓。第一半导体层sel1包括朝向栅电极ge的第一部分po1突出的第一侧表面siw1、朝向栅电极ge的第二部分po2突出的第二侧表面siw2以及在第一侧表面siw1与第二侧表面siw2之间并且具有凹入形状的第三侧表面siw3。在实施例中，第一半导体层sel1的第一侧表面siw1至第三侧表面siw3在竖直方向上重复若干次，因此，第一半导体层sel1的整个侧表面具有波浪形的轮廓。
107.由于第一半导体层sel1的波浪形的侧表面，所以沿着第一半导体层sel1形成的第一回流层rfl1也具有波浪形的形状。例如，第一回流层rfl1包括与第一侧表面siw1相邻的第一突出部分prp1、与第二侧表面siw2相邻的第二突出部分prp2以及在第一突出部分prp1与第二突出部分prp2之间的凹入部分rcp。
108.第二回流层rfl2的锗浓度小于第二半导体层sel2的锗浓度。在实施例中，第二回流层rfl2的锗浓度等于第一回流层rfl1的锗浓度。第二半导体层sel2的锗浓度等于第一半导体层sel1的锗浓度。
109.第二回流层rfl2的厚度小于第二半导体层sel2的厚度。在实施例中，第二回流层rfl2的平均厚度等于第一回流层rfl1的平均厚度。第二半导体层sel2的平均厚度等于第一半导体层sel1的平均厚度。
110.在实施例中，第二回流层rfl2的锗浓度不同于第一回流层rfl1的锗浓度。例如，第二回流层rfl2的锗浓度(5at％)大于第一回流层rfl1的锗浓度(3at％)。类似地，第二半导体层sel2的锗浓度不同于第一半导体层sel1的锗浓度。例如，第二半导体层sel2的锗浓度(8at％)大于第一半导体层sel1的锗浓度(5at％)。
111.第一源极/漏极图案sd1的主层mal包括设置在第二回流层rfl2上的第三半导体层sel3、设置在第三半导体层sel3上的第四半导体层sel4以及共形地覆盖第四半导体层sel4的表面的第五半导体层sel5。
112.第三半导体层sel3的锗浓度小于第四半导体层sel4的锗浓度。例如，第三半导体层sel3的锗浓度在从30at％至50at％的范围内。第四半导体层sel4的锗浓度在从50at％至70at％的范围内。
113.第五半导体层sel5是覆盖并保护第四半导体层sel4的暴露表面的盖层。第五半导体层sel5由硅(si)形成或包括硅(si)。在实施例中，第五半导体层sel5包含从第四半导体层sel4扩散的少量锗原子。第五半导体层sel5的硅浓度在从98at％至100at％的范围内。
114.根据比较示例，缓冲层bfl具有不倾斜的内侧表面或垂直于基底100的顶表面的内侧表面，在这种情况下，在缓冲层bfl上的主层mal中会出现缺陷。这是因为当通过选择性外延生长工艺在缓冲层bfl上形成主层mal时，主层mal在第二方向d2上的生长速率大于在第三方向d3上的生长速率。
115.根据实施例，由于第一回流层rfl1和第二回流层rfl2，缓冲层bfl具有倾斜的内侧表面isw。例如，由于形成第二回流层rfl2的回流工艺，缓冲层bfl的内侧表面isw具有倾斜的轮廓。由于倾斜的内侧表面isw，当在缓冲层bfl上形成主层mal时，可以防止在主层mal中
发生缺陷。
116.第一源极/漏极图案sd1设置在pmosfet区域pr上，并且具有将参照图7a和图7b更详细描述的平面结构。详细地，图7a是在第二半导体图案sp2的水平处截取的半导体装置的平面图，例如，如果针对图6的线m-m'将半导体装置平坦化则获得图7a。图7b是在栅电极ge的第二部分po2的水平处截取的半导体装置的平面图，例如，如果针对图6的线n-n'将半导体装置平坦化则获得图7b。
117.参照图7a，在实施例中，第二半导体图案sp2在第一方向d1上具有第一宽度w1。第二半导体图案sp2包括第一侧表面sw1和第二侧表面sw2。第一侧表面sw1和第二侧表面sw2在第一方向d1上彼此相对。第一侧表面sw1和第二侧表面sw2覆盖有栅极绝缘层gi。栅电极ge与第一侧表面sw1和第二侧表面sw2相邻，并且栅极绝缘层gi置于栅电极ge与第一侧表面sw1和第二侧表面sw2之间。
118.栅极间隔件gs设置在栅电极ge的侧表面上。栅极间隔件gs包括第一间隔件gs1和设置在第一间隔件gs1上的第二间隔件gs2。第一间隔件gs1和第二间隔件gs2中的每者由含硅的绝缘材料形成或者包括含硅的绝缘材料。详细地，第一间隔件gs1由含硅的低k介电材料(诸如，sicon)形成，或者包括含硅的低k介电材料(诸如，sicon)。第二间隔件gs2由抗蚀刻的含硅的绝缘材料(诸如，sin)形成，或者包括抗蚀刻的含硅的绝缘材料(诸如，sin)。
119.栅极间隔件gs包括与第二半导体图案sp2的第一侧表面sw1相邻的第一端en1和与第二半导体图案sp2的第二侧表面sw2相邻的第二端en2。第一源极/漏极图案sd1的缓冲层bfl置于栅极间隔件gs的第一端en1和第二端en2之间。缓冲层bfl在第一方向d1上具有第二宽度w2。在实施例中，第二宽度w2基本等于第一宽度w1。在实施例中，第二宽度w2大于第一宽度w1。
120.第一源极/漏极图案sd1的缓冲层bfl与第二半导体图案sp2直接接触。详细地，缓冲层bfl的第一半导体层sel1与第二半导体图案sp2直接接触。缓冲层bfl包括至少一个回流层，诸如，rfl1或rfl2。
121.第一源极/漏极图案sd1的主层mal设置在缓冲层bfl上。主层mal的第三半导体层sel3与缓冲层bfl直接接触。第三半导体层sel3在第一方向d1上的宽度基本等于第二宽度w2。
122.第四半导体层sel4设置在第三半导体层sel3上。第四半导体层sel4的至少一部分置于在第二方向d2上彼此相邻的一对栅极间隔件gs之间。第四半导体层sel4的在第一方向d1上的最大宽度是第三宽度w3。第三宽度w3大于第二宽度w2。第五半导体层sel5设置在第四半导体层sel4的侧表面上。
123.参照图7b，在实施例中，栅电极ge的第二部分po2与参照图7a描述的第二半导体图案sp2竖直叠置。第一源极/漏极图案sd1置于在第二方向d2上彼此相邻的一对第二部分po2之间。
124.栅电极ge的第二部分po2包括在第一方向d1上彼此相对的第一边缘eg1和第二边缘eg2。第一边缘eg1和第二边缘eg2分别位于第二半导体图案sp2的第一侧表面sw1和第二侧表面sw2下方。
125.第一源极/漏极图案sd1的缓冲层bfl与第二部分po2上的栅极绝缘层gi直接接触。例如，栅极绝缘层gi置于栅电极ge的第二部分po2与缓冲层bfl的第一半导体层sel1之间。
126.缓冲层bfl的边缘部分与第二部分po2的第一边缘eg1或第二边缘eg2相邻，并且在第二方向d2上具有第一厚度tk1。缓冲层bfl的边缘部分与栅极间隔件gs的第一端en1或第二端en2接触。缓冲层bfl的中心部分与第二部分po2的中心cnt相邻，并且在第二方向d2上具有第二厚度tk2。第二厚度tk2大于第一厚度tk1。在实施例中，第一厚度tk1与第二厚度tk2的比例tk1/tk2在从0.2至0.8的范围内。
127.在实施例中，由于缓冲层bfl包括至少一个回流层(诸如，rfl1或rfl2)，所以缓冲层bfl的边缘部分具有相对大的厚度(诸如，第一厚度tk1)。例如，第一半导体层sel1在其边缘部分处具有小的厚度并且在其中心部分处具有较大的厚度。然而，第一回流层rfl1在其边缘部分和中心部分处具有基本相同的厚度。由于缓冲层bfl包括第一回流层rfl1和第二回流层rfl2，所以缓冲层bfl的边缘部分的第一厚度tk1具有相对大的值。
128.图8是示出根据比较示例的半导体装置的在图6的水平n-n'处截取的俯视平面图。参照图8，缓冲层bfl的与第二部分po2的第一边缘eg1相邻的部分具有小厚度(诸如，第一厚度tk1)。缓冲层bfl的与第二部分po2的中心cnt相邻的另一部分具有第二厚度tk2。在比较示例中，第一厚度tk1与第二厚度tk2的比例tk1/tk2小于0.2。
129.根据比较示例的缓冲层bfl不包括根据发明构思的实施例的回流层。因此，缓冲层bfl的第一厚度tk1具有小的值。当缓冲层bfl的第一厚度tk1小时，在形成栅电极ge的第二部分po2的工艺期间会发生工艺缺陷(诸如，对第一源极/漏极图案sd1的损坏)。
130.相比之下，在发明构思的实施例中，与比较示例中的第一厚度tk1相比，缓冲层bfl的边缘部分的第一厚度tk1具有相对大的值。因此，当形成栅电极ge的第二部分po2时，不通过缓冲层bfl的边缘部分向主层mal供应蚀刻剂材料。例如，根据发明构思的实施例，缓冲层bfl防止诸如对第一源极/漏极图案sd1的损坏的工艺缺陷，并且因此提高半导体装置的可靠性。
131.图9a至图15d是示出根据发明构思的实施例的制造半导体装置的方法的剖视图。详细地，图9a、图10a、图11a、图12a、图13a、图14a和图15a是沿着图4的线a-a'截取的剖视图。图11b、图12b、图13b、图14b和图15b是沿着图4的线b-b'截取的剖视图。图11c、图12c、图13c、图14c和图15c是沿着图4的线c-c'截取的剖视图。图9b、图10b、图11d、图12d、图13d、图14d和图15d是沿着图4的线d-d'截取的剖视图。
132.参照图9a和图9b，在实施例中，设置基底100，并且在实施例中，基底包括第一pmosfet区域pr1和第二pmosfet区域pr2以及第一nmosfet区域nr1和第二nmosfet区域nr2。在基底100上交替地堆叠有源层acl和牺牲层sal。有源层acl由硅(si)、锗(ge)或硅锗(sige)中的一种形成，或者包括硅(si)、锗(ge)或硅锗(sige)中的一种，并且牺牲层sal由硅(si)、锗(ge)或硅锗(sige)中的另一种形成，或者包括硅(si)、锗(ge)或硅锗(sige)中的另一种。
133.牺牲层sal由相对于有源层acl具有蚀刻选择性的材料形成，或者包括相对于有源层acl具有蚀刻选择性的材料。例如，有源层acl由硅(si)形成或包括硅(si)，并且牺牲层sal由硅锗(sige)形成或包括硅锗(sige)。每个牺牲层sal的锗浓度在从10at％至30at％的范围内。
134.分别在基底100的第一pmosfet区域pr1和第二pmosfet区域pr2以及第一nmosfet区域nr1和第二nmosfet区域nr2上形成掩模图案。掩模图案可以是沿第二方向d2延伸的线
形图案或条形图案。
135.执行使用掩模图案作为蚀刻掩模的图案化工艺，形成将第一有源图案ap1和第二有源图案ap2分开的沟槽tr。在第一pmosfet区域pr1和第二pmosfet区域pr2中的每个上形成第一有源图案ap1。在第一nmosfet区域nr1和第二nmosfet区域nr2中的每个上形成第二有源图案ap2。
136.在第一有源图案ap1和第二有源图案ap2中的每者上形成堆叠图案stp。堆叠图案stp包括交替地堆叠的有源层acl和牺牲层sal。堆叠图案stp在图案化工艺期间与第一有源图案ap1和第二有源图案ap2一起形成。
137.形成填充沟槽tr的器件隔离层st。详细地，在基底100上形成覆盖第一有源图案ap1和第二有源图案ap2以及堆叠图案stp的绝缘层。通过使绝缘层凹进以暴露堆叠图案stp来形成器件隔离层st。
138.器件隔离层st由至少一种绝缘材料(诸如，氧化硅)形成或包括至少一种绝缘材料(诸如，氧化硅)。堆叠图案stp设置在器件隔离层st上方且暴露于器件隔离层st外部。例如，堆叠图案stp在器件隔离层st上方竖直突出。
139.参照图10a和图10b，在实施例中，在基底100上形成与堆叠图案stp交叉的牺牲图案pp。每个牺牲图案pp是沿第一方向d1延伸的线形图案或条形图案。牺牲图案pp在第二方向d2上以第一节距布置。
140.详细地，牺牲图案pp的形成包括：在基底100上形成牺牲层；在牺牲层上形成硬掩模图案mp；以及使用硬掩模图案mp作为蚀刻掩模来使牺牲层图案化。牺牲层由多晶硅形成或包括多晶硅。
141.在每个牺牲图案pp的相对的侧表面上形成一对栅极间隔件gs。栅极间隔件gs的形成包括在基底100上共形地形成栅极间隔件层并且各向异性地蚀刻栅极间隔件层。栅极间隔件gs是包括先前参照图6描述的第一间隔件gs1和第二间隔件gs2的多层结构。
142.参照图11a至图11d，在实施例中，在第一有源图案ap1上的堆叠图案stp中形成第一凹进rs1。在第二有源图案ap2上的堆叠图案stp中形成第二凹进rs2。如图11c中所示，在形成第一凹进rs1和第二凹进rs2期间，器件隔离层st也在第一有源图案ap1和第二有源图案ap2中的每者的两侧处凹进。
143.详细地，通过使用硬掩模图案mp和栅极间隔件gs作为蚀刻掩模蚀刻第一有源图案ap1上的堆叠图案stp来形成第一凹进rs1。第一凹进rs1形成在一对牺牲图案pp之间。第一凹进rs1的形成另外包括对牺牲层sal的暴露部分执行选择性蚀刻工艺。因此，第一凹进rs1形成为具有波浪形的内侧表面。
144.通过与用于第一凹进rs1的方法相同的方法形成第二有源图案ap2上的堆叠图案stp中的第二凹进rs2。然而，第二凹进rs2的形成还包括在通过选择性地蚀刻牺牲层sal而形成的凹进区域中形成内部间隔件ip。结果，与第一凹进rs1的内表面不同，第二凹进rs2的内表面不是波浪形的。
145.顺序地堆叠在相邻的第一凹进rs1之间的第一半导体图案至第三半导体图案sp1、sp2和sp3分别由有源层acl形成。顺序地堆叠在相邻的第二凹进rs2之间的第一半导体图案至第三半导体图案sp1、sp2和sp3分别由有源层acl形成。相邻的第一凹进rs1之间的第一半导体图案至第三半导体图案sp1、sp2和sp3构成第一沟道图案ch1。相邻的第二凹进rs2之间
的第一半导体图案至第三半导体图案sp1、sp2和sp3构成第二沟道图案ch2。
146.参照图12a至图12d，在实施例中，分别在第一凹进rs1中形成第一源极/漏极图案sd1。详细地，通过使用第一凹进rs1的内表面作为种子层的seg工艺形成缓冲层bfl。使用通过第一凹进rs1暴露的第一半导体图案至第三半导体图案sp1、sp2和sp3以及基底100作为种子层来生长缓冲层bfl。在实施例中，seg工艺包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
147.缓冲层bfl包含其晶格常数大于基底100的半导体材料的晶格常数的半导体材料(诸如，sige)。缓冲层bfl包含相对低浓度的锗(ge)。缓冲层bfl的锗浓度在从0at％至10at％的范围内。在实施例中，缓冲层bfl仅包含硅(si)而不包含锗(ge)。
148.对缓冲层bfl执行seg工艺以形成主层mal。形成主层mal以完全填充第一凹进rs1。主层mal包含相对高浓度的锗。在实施例中，主层mal的锗浓度在从30at％至70at％的范围内。
149.在形成缓冲层bfl和主层mal期间，第一源极/漏极图案sd1原位掺杂有p型杂质(诸如硼、镓或铟)。可选地，在实施例中，在形成第一源极/漏极图案sd1之后，将杂质注入到第一源极/漏极图案sd1中。
150.分别在第二凹进rs2中形成第二源极/漏极图案sd2。详细地，通过其中第二凹进rs2的内表面用作种子层的seg工艺形成第二源极/漏极图案sd2。在实施例中，第二源极/漏极图案sd2由与基底100相同的半导体材料(诸如，si)形成，或者包括与基底100相同的半导体材料(诸如，si)。
151.在形成第二源极/漏极图案sd2期间，第二源极/漏极图案sd2原位掺杂有n型杂质(诸如磷、砷或锑)。可选地，在实施例中，在形成第二源极/漏极图案sd2之后，将杂质注入到第二源极/漏极图案sd2中。
152.参照图13a至图13d，在实施例中，形成覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、硬掩模图案mp和栅极间隔件gs的第一层间绝缘层110。第一层间绝缘层110包括氧化硅层。
153.使第一层间绝缘层110平坦化，以暴露牺牲图案pp的顶表面。使用回蚀或化学机械抛光(cmp)工艺执行第一层间绝缘层110的平坦化。在平坦化工艺期间去除所有的硬掩模图案mp。因此，第一层间绝缘层110具有与牺牲图案pp的顶表面和栅极间隔件gs的顶表面共面的顶表面。
154.执行光刻工艺以选择性地暴露牺牲图案pp的区域。例如，选择性地暴露位于第一单高度单元shc1的第三边界bd3和第四边界bd4上的牺牲图案pp的区域。选择性地蚀刻并去除牺牲图案pp的开口区域。通过用绝缘材料填充通过去除牺牲图案pp而形成的空间来形成栅极切割图案ct。
155.参照图14a至图14d，在实施例中，选择性地去除暴露的牺牲图案pp。如图14d中所示，作为去除牺牲图案pp的结果，形成暴露第一沟道图案ch1和第二沟道图案ch2的外部区域org。牺牲图案pp的去除包括使用可以选择性地蚀刻多晶硅的蚀刻溶液执行的湿法蚀刻工艺。
156.如图14d中所示，选择性地去除通过外部区域org暴露的牺牲层sal，以形成内部区域irg。详细地，通过选择性地蚀刻牺牲层sal，能够留下第一半导体图案至第三半导体图案
sp1、sp2和sp3并且能够仅去除牺牲层sal。选择对具有相对高锗浓度的材料(诸如，sige)具有高蚀刻速率的蚀刻工艺。例如，蚀刻工艺对于其锗浓度大于10at％的硅锗层具有高蚀刻速率。
157.在蚀刻工艺期间去除第一pmosfet区域pr1和第二pmosfet区域pr2以及第一nmosfet区域nr1和第二nmosfet区域nr2上的牺牲层sal。蚀刻工艺是湿法蚀刻工艺。选择在蚀刻工艺中使用的蚀刻剂材料以快速去除具有相对高锗浓度的牺牲层sal。同时，第一pmosfet区域pr1和第二pmosfet区域pr2上的第一源极/漏极图案sd1被具有相对低锗浓度的缓冲层bfl保护而不受蚀刻工艺的影响。
158.返回参照图14d，在实施例中，由于选择性地去除牺牲层sal，所以仅留下堆叠在第一有源图案ap1和第二有源图案ap2中的每者上的第一半导体图案至第三半导体图案sp1、sp2和sp3。通过去除牺牲层sal而形成的空的区域分别形成第一内部区域至第三内部区域irg1、irg2和irg3。
159.详细地，第一内部区域irg1形成在有源图案ap1或ap2与第一半导体图案sp1之间，第二内部区域irg2形成在第一半导体图案sp1与第二半导体图案sp2之间，并且第三内部区域irg3形成在第二半导体图案sp2与第三半导体图案sp3之间。
160.参照图15a至图15d，在实施例中，在暴露的第一半导体图案至第三半导体图案sp1、sp2和sp3上共形地形成栅极绝缘层gi。在栅极绝缘层gi上形成栅电极ge。栅电极ge包括分别形成在第一内部区域至第三内部区域irg1、irg2和irg3中的第一部分至第三部分po1、po2和po3以及形成在外部区域org中的第四部分po4。
161.使栅电极ge凹进以具有减小的高度。在栅电极ge的凹进期间，使栅极切割图案ct的上部略微凹进。在凹进的栅电极ge上形成栅极盖图案gp。
162.返回参照图4和图5a至图5d，在实施例中，在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120包括氧化硅层。形成穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2的有源接触件ac。形成穿透第二层间绝缘层120和栅极盖图案gp并电连接到栅电极ge的栅极接触件gc。
163.有源接触件ac和栅极接触件gc中的每者的形成包括形成阻挡图案bm以及在阻挡图案bm上形成导电图案fm。阻挡图案bm共形地形成并且包括金属层和金属氮化物层。导电图案fm由低电阻金属形成或包括低电阻金属。
164.在第一单高度单元shc1和第二单高度单元shc2中的每个的两侧处形成一对分隔结构db。分隔结构db穿透第二层间绝缘层120和栅电极ge，并且延伸到有源图案ap1或ap2中。分隔结构db由绝缘材料(诸如，氧化硅或氮化硅)形成或包括绝缘材料(诸如，氧化硅或氮化硅)。
165.在有源接触件ac和栅极接触件gc上形成第三层间绝缘层130。在第三层间绝缘层130中形成第一金属层m1。在第三层间绝缘层130上形成第四层间绝缘层140。在第四层间绝缘层140中形成第二金属层m2。
166.图16a、图17a、图18a和图19a是示出制造图12a的部分“m”中的第一源极/漏极图案的方法的放大剖视图。图16b、图17b、图18b和图19b分别是在图16a、图17a、图18a和图19a的水平n-n'处截取的俯视平面图。
167.参照图16a和图16b，在实施例中，形成穿透堆叠图案stp的第一凹进rs1。第一凹进
rs1形成在一对相邻的牺牲图案pp之间。使用一对相邻的栅极间隔件gs作为蚀刻掩模来形成第一凹进rs1。
168.使通过第一凹进rs1暴露的牺牲层sal进一步凹进，使得第一凹进rs1具有波浪形的内表面。详细地，第一凹进rs1的内表面包括朝向牺牲层sal突出的第一侧表面siw1、朝向牺牲层sal突出的第二侧表面siw2以及在第一侧表面siw1与第二侧表面siw2之间并且具有凹入形状的第三侧表面siw3。
169.执行在第一凹进rs1的内表面上形成第一半导体层sel1的第一seg工艺。在实施例中，第一半导体层sel1由硅锗(sige)形成或包括硅锗(sige)。第一半导体层sel1具有4at％至8at％的锗浓度。由于第一凹进rs1的内表面的波浪形的轮廓，第一半导体层sel1也具有波浪形的轮廓。
170.参照图16b，在实施例中，在栅极间隔件gs的第一端en1和第二端en2之间的牺牲层sal上形成第一半导体层sel1。第一半导体层sel1包括与牺牲层sal的第一边缘eg1或第二边缘eg2相邻的边缘部分和与牺牲层sal的中心cnt相邻的中心部分。第一半导体层sel1的边缘部分与栅极间隔件gs的第一端en1或第二端en2接触。
171.第一半导体层sel1的边缘部分具有第三厚度tk3，并且第一半导体层sel1的中心部分具有第四厚度tk4。第四厚度tk4大于第三厚度tk3。例如，第三厚度tk3与第四厚度tk4的比例tk3/tk4小于0.2。这是因为，在第一seg工艺期间，第一半导体层sel1的生长速率在边缘部分处比在中心部分处低得多。
172.参照图17a和图17b，在实施例中，对第一半导体层sel1执行第一回流工艺，以在第一半导体层sel1上形成第一回流层rfl1。第一回流工艺包括在氢环境下以预定温度对第一半导体层sel1进行热处理预定时间。
173.在第一回流工艺期间，存在于第一半导体层sel1的暴露表面上的锗原子中的一些锗原子与氢原子反应并挥发，并且其它锗原子参与迁移工艺。作为锗原子迁移的结果，第一半导体层sel1具有改变的表面轮廓，并且形成包含低浓度锗的第一回流层rfl1。
174.参照图17b，在实施例中，在第一半导体层sel1的暴露表面上形成第一回流层rfl1。例如，如图17b中所示，通过控制第一回流工艺中的工艺条件，形成具有均匀厚度的第一回流层rfl1。因此，缓冲层bfl的中心部分的厚度保持在基本均匀的值(诸如，第四厚度tk4)，而缓冲层bfl的边缘部分具有增大的厚度(诸如，大于图16b的第三厚度tk3的第五厚度tk5)。
175.结果，根据发明构思的实施例，由于在缓冲层bfl中形成至少一个回流层，所以缓冲层bfl的边缘部分的厚度增大。这可以防止工艺缺陷，这将参照图20进行描述。
176.参照图18a和图18b，在实施例中，对第一回流层rfl1执行第二seg工艺，以形成第二半导体层sel2。在实施例中，第二半导体层sel2由硅锗(sige)形成或包括硅锗(sige)。第二半导体层sel2具有4at％至10at％的锗浓度。
177.在实施例中，第二半导体层sel2与第一半导体层sel1具有相同的锗浓度。在实施例中，第二半导体层sel2具有大于第一半导体层sel1的锗浓度的锗浓度。
178.对第二半导体层sel2执行第二回流工艺，以在第二半导体层sel2上形成第二回流层rfl2。第二回流工艺包括在氢环境下以预定温度对第二半导体层sel2进行热处理预定时间。第二回流工艺在与针对第一回流工艺的工艺条件相同或不同的工艺条件下执行。
179.参照图18b，在实施例中，在栅极间隔件gs的第一端en1和第二端en2之间形成缓冲层bfl。缓冲层bfl的边缘部分具有第一厚度tk1，并且缓冲层bfl的中心部分具有大于第一厚度tk1的第二厚度tk2。在实施例中，第一厚度tk1与第二厚度tk2的比例tk1/tk2在从0.2至0.8的范围内。根据实施例，由于第一回流层rfl1和第二回流层rfl2的存在，缓冲层bfl的第一厚度tk1具有相对大的值。
180.参照图19a和图19b，在实施例中，对缓冲层bfl执行第三seg工艺，以形成第三半导体层sel3。在实施例中，第三半导体层sel3由硅锗(sige)形成或包括硅锗(sige)。第三半导体层sel3具有30at％至50at％的锗浓度。
181.对第三半导体层sel3执行第四seg工艺，以形成第四半导体层sel4。第四半导体层sel4完全填充第一凹进rs1。第四半导体层sel4具有高于第三半导体图案sp3的顶表面的顶表面。在实施例中，第四半导体层sel4由硅锗(sige)形成或包括硅锗(sige)。第四半导体层sel4具有50at％至70at％的锗浓度。
182.对第四半导体层sel4执行第五seg工艺，以形成第五半导体层sel5。第五半导体层sel5共形地覆盖第四半导体层sel4的暴露表面。第五半导体层sel5由硅(si)形成或包括硅(si)，并且第五半导体层sel5的硅浓度在从98at％至100at％的范围内。
183.图20是示出形成图14a至图14d中所示的内部区域的方法的平面图。参照图20，在实施例中，去除牺牲图案pp以形成暴露牺牲层sal的外部区域org。通过选择蚀刻剂材料ect以蚀刻其锗浓度高于10at％的sige材料，选择性地去除通过外部区域org暴露的牺牲层sal。
184.由于牺牲层sal被去除，所以蚀刻剂材料ect与第一源极/漏极图案sd1的缓冲层bfl直接接触。然而，由于缓冲层bfl包括锗浓度低于10at％的sige层，所以缓冲层bfl不被蚀刻剂材料ect蚀刻。
185.图8中所示的常规的缓冲层bfl的边缘部分相对薄。在这种情况下，蚀刻剂材料ect容易通过缓冲层bfl的边缘部分供应到主层mal。
186.相比之下，由于根据发明构思的实施例的缓冲层bfl包括如图20中所示的回流层rfl1和rfl2，所以缓冲层bfl的边缘部分相对厚，例如，等于第一厚度tk1。因此，有效地防止蚀刻剂材料ect与主层mal接触。结果，防止了对第一源极/漏极图案sd1的损坏，这增加了半导体装置的可靠性。
187.下面将描述发明构思的一些实施例。在以下描述中，为了简明描述，先前参照图4至图6描述的元件可以由相同的附图标记标识，而不重复其重叠的描述。
188.图21至图23是图5a的部分“m”的其它示例的放大图。参照图21，在实施例中，第一回流层rfl1的厚度根据高度水平或竖直水平而变化。例如，与第二半导体图案sp2相邻的第一回流层rfl1具有第六厚度tk6，并且与第一凹进rs1的底部相邻的第一回流层rfl1可以具有第七厚度tk7。第七厚度tk7大于第六厚度tk6。
189.在实施例中，通过控制回流工艺中的工艺条件，第一回流层rfl1形成为具有与高度相关的厚度。具体地，由于第一回流层rfl1具有大于上部厚度(即，tk6)的下部厚度(即，tk7)，所以可以防止在第一凹进rs1的底部附近发生堆垛层错。此外，第一凹进rs1完全填充有主层mal，这可以防止在主层mal中发生缺陷。
190.参照图22，在实施例中，第一半导体层sel1包括至少一个孔ho。例如，第一半导体
层sel1的孔ho形成在第一半导体图案sp1的侧表面上。第一半导体层sel1的孔ho是当第一半导体层sel1未充分形成在第一半导体图案sp1的侧表面上时形成的缺陷区域。也就是说，当形成孔ho时，第一半导体图案sp1的侧表面的至少一部分未被第一半导体层sel1覆盖。
191.第一回流层rfl1包括填充孔ho的填充部分fip。第一回流层rfl1的填充部分fip覆盖第一半导体图案sp1的侧表面的被孔ho暴露的部分。在形成第一回流层rfl1的工艺期间，锗原子迁移到孔ho中，结果，形成填充部分fip。
192.第一半导体层sel1的孔ho使半导体装置的电特性劣化。然而，在实施例中，由于第一回流层rfl1包括填充孔ho的填充部分fip，所以可以解决第一半导体层sel1中的缺陷。因此，半导体装置的电特性得到提高。
193.参照图23，在实施例中，第一源极/漏极图案sd1的侧表面siw具有圆形的轮廓，而不是波浪形的轮廓。也就是说，第一回流层rfl1不包括参照图6描述的第一突出部分prp1、第二突出部分prp2以及位于第一突出部分prp1与第二突出部分prp2之间的凹入部分rcp。例如，第一回流层rfl1和第二回流层rfl2中的每者具有“u”形剖面。
194.根据发明构思的实施例，源极/漏极图案包括包含硅锗(sige)的缓冲层，并且包括至少一个回流层。回流层允许缓冲层的内侧表面具有期望的轮廓，因此，可以在缓冲层上形成无缺陷的主层。通过形成回流层，缓冲层的边缘部分的厚度增大，这防止了在形成栅电极的工艺中发生诸如对源极/漏极图案的损坏的工艺缺陷。结果，半导体装置的可靠性得到提高。
195.尽管已经具体示出并描述了发明构思的实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。