半导体结构及其形成方法、版图结构与流程

本公开涉及半导体，涉及但不限于一种半导体结构及其形成方法、版图结构。

背景技术：

1、三维动态随机存储器(3d dynamic random access memory，3d dram)多采用水平状字线结构，然而，水平状字线结构的制造工艺复杂度较高。另外，由于字线晶体管对器件功能非常敏感，目前的3d dram工艺很难控制栅极的长度和宽度。

技术实现思路

1、有鉴于此，本公开实施例提供一种半导体结构及其形成方法、版图结构。

2、第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：

3、提供半导体衬底，所述半导体衬底包括沿第二方向依次排布的第一区域和第二区域；所述第二区域上包括沿第一方向和第三方向阵列排布的有源结构，所述有源结构至少包括沟道结构；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述半导体衬底表面；

4、在所述沟道结构表面的形成栅极结构；

5、在所述第一区域上形成沿所述第一方向延伸的字线结构；其中，所述字线结构与位于同一层的所述栅极结构连接。

6、在一些实施例中，所述沟道结构在所述半导体衬底表面上的投影为u型或者矩形。

7、在一些实施例中，所述有源结构还包括有源柱；所述有源柱与所述沟道结构沿所述第二方向依次排布，所述沟道结构连接所述有源柱；所述方法还包括：

8、在所述有源柱的端面形成电容结构和位线结构；

9、其中，所述电容结构沿所述第二方向延伸，所述位线结构沿所述第三方向延伸。

10、在一些实施例中，所述沟道结构通过以下步骤形成：

11、在所述半导体衬底表面形成叠层结构；所述叠层结构包括沿第三方向交替堆叠的第一半导体层和第二半导体层；

12、刻蚀所述叠层结构和部分所述半导体衬底，形成位于所述第二区域沿所述第二方向延伸、且交替间隔排布的第一隔离凹槽和第二隔离凹槽、以及位于所述第一区域、且沿所述第一方向延伸的刻蚀沟槽；其中，第一隔离凹槽在第二方向上的尺寸小于第二隔离凹槽在第二方向上的尺寸，且所述第二隔离凹槽与所述刻蚀沟槽连通；

13、处理所述第二区域剩余的叠层结构，形成所述沟道结构。

14、在一些实施例中，所述第二区域剩余的叠层结构包括位于所述第一隔离凹槽沿所述第一方向两侧的第一部分、以及与所述第一部分沿所述第二方向相接的第二部分；所述处理所述第二区域剩余的叠层结构，形成所述沟道结构，包括：

15、在所述第一隔离凹槽、所述第二隔离凹槽和所述刻蚀沟槽中形成第一隔离层；所述第一隔离层的表面与所述叠层结构的表面平齐；

16、在所述叠层结构和所述第一隔离层的表面形成具有预设图案的第一掩膜层；其中，所述预设图案暴露出部分位于所述刻蚀沟槽中的第一隔离层和暴露出所述第二部分的部分叠层结构，且所述第一掩膜层平齐于所述第一隔离凹槽在所述第二方向上的两侧；

17、通过所述第一掩膜层，去除暴露出的部分第一隔离层和暴露出的所述第二部分中的第一半导体层，以形成栅极沟槽；暴露出的所述第二部分中剩余的第二半导体层构成所述沟道结构。

18、在一些实施例中，所述字线结构和所述栅极结构通过以下步骤形成：

19、在所述栅极沟槽的内壁依次形成覆盖所述沟道结构的栅极介质层和栅极导电层，以形成初始栅极结构；

20、在具有所述栅极介质层和所述栅极导电层的栅极沟槽中形成第二隔离层；所述第二隔离层的表面与所述叠层结构的表面平齐；

21、去除所述刻蚀沟槽中剩余的第一隔离层、以及位于所述栅极沟槽中第二隔离层侧壁的栅极介质层和栅极导电层，暴露出部分所述刻蚀沟槽；

22、在暴露出的所述刻蚀沟槽形成第三隔离层；

23、处理所述第一区域的叠层结构、以及所述刻蚀沟槽中的第二隔离层和第三二隔离层，形成所述字线结构；

24、处理所述初始栅极结构，形成所述栅极结构。

25、在一些实施例中，所述处理所述第一区域的叠层结构、以及所述刻蚀沟槽中的第二隔离层和第三隔离层，形成所述字线结构，包括：

26、去除所述第一区域中的第二半导体层、以及位于所述第二半导体层沿所述第二方向投影区域中的第三隔离层和第二隔离层，形成字线沟槽；

27、在所述字线沟槽中填充字线金属材料，形成所述字线结构。

28、在一些实施例中，在形成所述字线结构之后，所述方法还包括：

29、去除所述第一区域的第一半导体层，形成第三隔离凹槽；

30、在所述第三隔离凹槽中形成第四隔离层。

31、在一些实施例中，所述处理所述初始栅极结构，形成所述栅极结构，包括：

32、在所述字线结构和所述初始栅极结构的表面形成具有锯齿形图案的第二掩膜层；其中，所述锯齿形图案包括沿所述第一方向依次交替排列的凸型图案和凹型图案；所述凹型图案暴露出部分初始栅极结构；

33、通过所述第二掩膜层，去除暴露出的所述初始栅极结构，形成所述栅极结构和第一空间。

34、在一些实施例中，所述方法还包括：

35、在形成所述栅极结构的同时，形成所述有源柱。

36、在一些实施例中，所述有源柱通过以下步骤形成：

37、去除所述第一部分的第二半导体层和位于所述第一部分的所述第一隔离层，形成第二空间、以及沿所述第一方向交替间隔排列的第一子柱和第二子柱；

38、其中，所述第一子柱和所述第二子柱构成所述有源柱；所述第二空间包括所述第一空间。

39、在一些实施例中，所述方法还包括：

40、在所述第二空间中形成第五隔离层。

41、在一些实施例中，在所述有源柱的表面形成电容结构和位线结构，包括：

42、在所述第一子柱远离所述字线结构的端面形成所述电容结构；

43、在所述第二子柱远离所述字线结构的端面形成所述位线结构。

44、第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：

45、半导体衬底，所述半导体衬底包括沿第二方向依次排列的第一区域和第二区域；

46、位于所述第二区域上、且沿第一方向和第三方向阵列排布的有源结构，所述有源结构至少包括沟道结构；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述半导体衬底表面；

47、位于所述第一区域、且沿所述第一方向延伸的字线结构；

48、位于所述沟道结构表面的栅极结构，其中，所述字线结构与位于同一层的所述栅极结构连接。

49、在一些实施例中，所述沟道结构在所述半导体衬底表面上的投影为u型、矩形、l型或者凸型。

50、在一些实施例中，所述栅极结构覆盖所述沟道结构沿所述第三方向上的第一表面和第二表面、覆盖所述沟道结构沿所述第一方向上的第三表面和第四表面、以及覆盖所述沟道结构沿所述第二方向上的第五表面，所述字线结构与位于所述第五表面的所述栅极结构相接；

51、所述栅极结构包括层叠设置的栅极介质层和栅极导电层。

52、在一些实施例中，所述半导体结构还包括位于所述第二区域的电容结构和位线结构；

53、其中，所述电容结构沿所述第二方向延伸，所述位线结构沿所述第三方向延伸。

54、在一些实施例中，所述有源结构还包括有源柱；所述有源柱与所述沟道结构沿所述第二方向依次排布；所述有源柱包括第一子柱和第二子柱；

55、所述电容结构形成于所述第一子柱的端面；所述位线结构形成于所述第二子柱的端面。

56、在一些实施例中，同一所述有源柱的所述第一子柱和所述第二子柱之间具有第一隔离凹槽；沿所述第一方向相邻的所述有源柱之间具有第二隔离凹槽；

57、其中，所述第二隔离凹槽在所述第二方向上的尺寸大于或者等于所述第一隔离凹槽在所述第二方向上的尺寸。

58、第三方面，本公开实施例提供一种版图结构，包括：沿第二方向依次间隔排布的上述半导体结构；

59、所述半导体结构包括沿第一方向和第三方向阵列排布的存储单元；所述存储单元包括一个栅极结构和一个电容结构；

60、其中，所述第二方向上相邻两个存储单元呈中心对称，且所述第二方向上相邻两个存储单元的电容结构在所述第一方向上的投影区域至少部分重合。

61、在一些实施例中，所述栅极结构在所述第三方向上的投影为u型、矩形、l型或者凸型。

62、在一些实施例中，所述第一方向上相邻的两个存储单元布局相同或者呈轴对称。

63、本公开实施例提供的半导体结构的形成方法，可以实现对栅极的长度和宽度进行控制，形成的字线结构为水平状、且水平状的字线结构可以直接填充形成，降低了水平状字线结构的制备工艺复杂度，从而降低了半导体结构的制造成本。