半导体结构和制备方法与流程

1.本技术涉及半导体集成电路制造领域，特别是涉及一种半导体结构和制备方法。


背景技术：

2.在半导体器件的设计与制造中，浅沟槽隔离结构(sti,shallow trench isolation)是一种重要的器件隔离手段。在0.25um及以下的技术节点中，浅沟槽隔离技术被广泛应用，其取代了硅局部氧化隔离(locos)技术，以提供更有效的器件隔离效果及更小的器件占用面积。
3.目前，在浅沟槽隔离结构的形成过程中，一般以氮化硅层作为硬掩膜，以图形化的光刻胶作为刻蚀掩膜，通过干法刻蚀形成图形化的氮化硅硬掩膜。在去胶后，以氮化硅硬掩膜作为刻蚀掩膜，通过干法刻蚀工艺在半导体衬底上形成浅沟槽，并在浅沟槽中填充二氧化硅层，以形成浅沟槽隔离结构。其中，氮化硅与半导体衬底之间还形成有衬垫氧化层，主要用于减轻氮化硅沉积对硅衬底的应力损伤。
4.然而，随着器件特征尺寸的不断减小，浅沟槽的线宽不断减小，导致氮化硅硬掩膜刻蚀的深宽比不断增加，导致该步干法刻蚀的工艺窗口不断减小，进而限制了器件设计，甚至会影响产品良率；另一方面，单纯以二氧化硅材料填充浅沟槽也无法满足日益提升的器件电性隔离需求。
5.因此，有必要提出一种新的半导体结构和制备方法，解决上述问题。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体结构和制备方法，用于解决现有技术中浅沟槽隔离硬掩模刻蚀深宽比过大，以及采用单一材质，例如仅采用氧化层填充浅沟槽存在的隔离性能不佳等问题。
7.为实现上述目的及其它相关目的，本技术提供了一种半导体结构的制备方法，包括步骤：
8.提供一半导体衬底；
9.在所述半导体衬底的上表面形成图形化的光刻胶图形层；
10.以所述光刻胶图形层作为刻蚀掩膜，在所述半导体衬底上通过干法刻蚀形成沟槽，并去除所述光刻胶图形层；
11.在所述沟槽中依次形成衬垫氧化层、第一隔离介质层和第二隔离介质层；所述第一隔离介质层的介电常数高于所述衬垫氧化层和所述第二隔离介质层的介电常数。
12.作为本技术的一种可选方案，所述第一隔离介质层包括高k介质材料层，所述第二隔离介质层包括二氧化硅层。
13.作为本技术的一种可选方案，所述衬垫氧化层的厚度为100至300埃，所述第一隔离介质层的厚度为200至400埃，所述第二隔离介质层填满所述沟槽。
14.作为本技术的一种可选方案，形成所述衬垫氧化层的方法包括炉管热氧化，形成
所述第一隔离介质层的方法包括低压化学气相沉积，形成所述第二隔离介质层的方法包括高密度等离子体化学气相沉积。
15.作为本技术的一种可选方案，所述衬垫氧化层、所述第一隔离介质层和所述第二隔离介质层还形成于所述半导体衬底的上表面，在形成所述衬垫氧化层、所述第一隔离介质层和所述第二隔离介质层后，还包括如下步骤：
16.以所述第一隔离介质层作为阻挡层，通过化学机械研磨去除所述半导体衬底上表面的所述第二隔离介质层；
17.通过湿法刻蚀去除所述半导体衬底上表面的所述第一隔离介质层和所述衬垫氧化层。
18.作为本技术的一种可选方案，在形成所述光刻胶图形层前，还包括先在所述半导体衬底上表面形成热氧化层的步骤，并在去除所述光刻胶图形层后去除所述热氧化层。
19.作为本技术的一种可选方案，在形成所述光刻胶图形层前，还包括先在所述半导体衬底上表面形成抗反射层的步骤，并在去除所述光刻胶图形层后去除所述抗反射层。
20.本技术还提供一种半导体结构，包括：
21.半导体衬底；
22.形成于所述半导体衬底上的沟槽；
23.依次形成于所述沟槽中的衬垫氧化层、第一隔离介质层和第二隔离介质层；所述第一隔离介质层的介电常数高于所述衬垫氧化层和所述第二隔离介质层的介电常数。
24.作为本技术的一种可选方案，所述第一隔离介质层包括高k介质材料层，所述第二隔离介质层包括二氧化硅层。
25.作为本技术的一种可选方案，所述衬垫氧化层的厚度为100至300埃，所述第一隔离介质层的厚度为200至400埃，所述第二隔离介质层填满所述沟槽。
26.如上所述，本技术提供一种半导体结构和制备方法，通过以光刻胶作为刻蚀掩膜，并在沟槽形成后在沟槽内沉积介电常数高于氧化材料的高k介质材料，例如沉积氮化硅层，可显着提升浅沟槽隔离结构的硬掩模刻蚀工艺窗口，提升工艺良率，以及提高沟槽的电性隔离能力，进一步提升器件性能。
附图说明
27.图1显示为本技术实施例一中提供的半导体结构的制备方法的流程图。
28.图2显示为本技术实施例一中提供的在半导体衬底上形成光刻胶图形层的示意图。
29.图3显示为本技术实施例一中提供的刻蚀形成沟槽的示意图。
30.图4显示为本技术实施例一中提供的去除光刻胶图形层后的示意图。
31.图5显示为本技术实施例一中提供的依次形成衬垫氧化层和第一隔离介质层的示意图。
32.图6显示为本技术实施例一中提供的填充第二隔离介质层的示意图。
33.图7显示为本技术实施例一中提供的通过化学机械研磨去除半导体衬底上表面的第二隔离介质层的示意图。
34.图8显示为本技术实施例一中提供的通过湿法刻蚀去除半导体衬底上表面的第一
隔离介质层和衬垫氧化层的示意图。
35.组件标号说明
36.101
ꢀꢀꢀꢀꢀꢀ
半导体衬底
37.102
ꢀꢀꢀꢀꢀꢀ
光刻胶图形层
38.103
ꢀꢀꢀꢀꢀꢀ
热氧化层
39.104
ꢀꢀꢀꢀꢀꢀ
抗反射层
40.105
ꢀꢀꢀꢀꢀꢀ
沟槽
41.106
ꢀꢀꢀꢀꢀꢀ
衬垫氧化层
42.107
ꢀꢀꢀꢀꢀꢀ
第一隔离介质层
43.108
ꢀꢀꢀꢀꢀꢀ
第二隔离介质层
44.s1-s4
ꢀꢀꢀꢀ
步骤1)至步骤4)
具体实施方式
45.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。如在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
46.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个组件或特征与其他组件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
47.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
48.请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
49.实施例一
50.请参阅图1至图8，本实施例提供了一种半导体结构的制备方法，包括如下步骤：
51.1)提供一半导体衬底101；
52.2)在所述半导体衬底101的上表面形成图形化的光刻胶图形层102；
53.3)以所述光刻胶图形层作为刻蚀掩膜，在所述半导体衬底上通过干法刻蚀形成沟槽，并去除所述光刻胶图形层，所述沟槽通常为上部开口大于下部开口的结构，以便于后续的填充；
54.4)在所述沟槽中依次形成衬垫氧化层、第一隔离介质层和第二隔离介质层；所述
第一隔离介质层的介电常数高于所述衬垫氧化层和所述第二隔离介质层的介电常数，所述第一隔离介质层较佳地为高k介质材料层，例如为后续提到的氮化硅层，但不仅限于此，对此将在后续做进一步介绍。
55.在步骤1)中，请参阅图1的s1和图2，提供一半导体衬底101。可选地，根据器件设计需要，所述半导体衬底可以是硅、锗硅或碳化硅等半导体衬底，也可以是已生长了外延层的半导体衬底。所述半导体衬底可以是p型或n型掺杂衬底，其表面还可包括多个通过注入扩散形成的阱区。
56.在步骤2)中，请参阅图1的s2和图2，在所述半导体衬底101的上表面形成图形化的光刻胶图形层102，即先通过涂布工艺形成光刻胶层，再对光刻胶层进行曝光显影而形成图形化的光刻胶图形层102。本实施例中，通过光刻胶图形定义沟槽的设计图形，并通过干法刻蚀将设计图形转移至半导体衬底101上。相比现有技术，本技术以光刻胶层作为刻蚀掩膜，去掉了传统的sti刻蚀前的氮化硅沉积，可以降低沟槽深宽比，避免了在极小线宽的硬掩膜刻蚀工艺中可能出现的工艺窗口不足的问题，有助于提升工艺良率。
57.作为示例，如图2所示，在形成所述光刻胶图形层102前，还包括先在所述半导体衬底101上表面形成热氧化层103的步骤，并在去除所述光刻胶图形层102后去除所述热氧化层103。所述热氧化层103例如可以通过在炉管中对所述半导体衬底101进行热氧化形成，其厚度例如可以为200nm-500nm(包括端点值，本说明书中在涉及数值范围的描述时，如无特殊说明，均是包括端点值)。在形成所述热氧化层103后，形成所述光刻胶图形层102前，还包括先在所述半导体衬底101上表面形成抗反射层104的步骤，并在去除所述光刻胶图形层102后去除所述抗反射层104。所述抗反射层104包括有机聚合物材料层或者氮氧化硅等无机介质材料层，用于控制半导体衬底与光刻胶界面的光反射导致的光刻工艺不良。有机聚合物材料层构成的抗反射层一般称为底部抗反射层(barc)，氮氧化硅等无机介质材料层构成的抗反射层一般称为介质抗反射层(darc)，通过形成抗反射层，可以改善驻波效应，提高光刻精度。
58.在步骤3)中，请参阅图1的s3和图2至图4，以所述光刻胶图形层102作为刻蚀掩膜，在所述半导体衬底101上通过干法刻蚀形成沟槽105，并去除所述光刻胶图形层102。
59.作为示例，如图2至图3所示，在刻蚀沟槽105时，还包括先采用一步破口刻蚀步骤(break through)先刻开所述半导体衬底101表面的抗反射层104和热氧化层103，该步骤较佳地以cf4和o2等作为刻蚀工艺气体。在刻蚀硅材料时，采用hbr、cl2或sf6等作为刻蚀工艺气体，相比氮化硅膜层，二氧化硅的刻蚀选择性更好。此时，假如上层光刻胶材质的掩膜已被刻蚀过程消耗掉，则也可以继续以热氧化层103作为刻蚀掩膜。刻蚀后，所述沟槽105的深度约在数千埃至数微米。如图3至图4所示，在干法刻蚀后，通常还需要通过湿法刻蚀去除残余的光刻胶图形层102、抗反射层104和热氧化层103。
60.在步骤4)中，请参阅图1的s4和图4至图8，在所述沟槽105中依次形成衬垫氧化层106、第一隔离介质层107和第二隔离介质层108；所述第一隔离介质层107的介电常数高于所述衬垫氧化层106和所述第二隔离介质层108的介电常数。
61.作为示例，如图4至图6所示，在所述半导体衬底101的上表面以及所述沟槽105侧壁和底部依次形成衬垫氧化层106、第一隔离介质层107和第二隔离介质层108，其中，所述第一隔离介质层107的介电常数高于所述衬垫氧化层106和所述第二隔离介质层108的介电
常数。较佳地，所述第一隔离介质层107采用高k介质材料构成。例如，所述第一隔离介质层107包括氮化硅层，所述第二隔离介质层108包括二氧化硅层。二氧化硅的介电常数为3.9，现有技术中的浅沟槽隔离结构通常仅采用二氧化硅材料填充沟槽，其电性隔离性能存在局限性，而氮化硅材料的介电常数高达7.0。在本技术的其他实施案例中，还可以采用其他高k介质材料构成所述第一隔离介质层107，例如k值为8～11.5的氧化铝材料，或者k值为25～30的氧化铪材料，或者k值为25～45的氧化钽材料等。可选地，形成所述衬垫氧化层106的方法包括炉管热氧化，形成所述第一隔离介质层107的方法包括低压化学气相沉积，形成所述第二隔离介质层108的方法包括高密度等离子体(hdp)化学气相沉积。hdp二氧化硅层具有更好的致密性和填孔能力，能够填满所述沟槽105。本实施例中采用衬垫氧化层、氮化硅层和hdp二氧化硅层构成ono结构，可以有效提升浅沟槽隔离结构的电性隔离性能。
62.作为示例，如图6所示，所述衬垫氧化层106的厚度为100至300埃，所述第一隔离介质层107的厚度为200至400埃，所述第二隔离介质层108填满所述沟槽105。具体地，在本实施例中，所述衬垫氧化层106的厚度为200埃，其通过炉管热氧化工艺形成；所述第一隔离介质层107为氮化硅层，其厚度为300埃，通过低压化学气相沉积工艺形成；所述第二隔离介质层108为hdp二氧化硅层，其通过高密度等离子体(hdp)化学气相沉积形成并填满所述沟槽105。将氮化硅层的厚度设为300埃既可以确保浅沟槽隔离结构的电性隔离性能，也可以确保氮化硅层对于结构的整体应力影响不大。200埃的衬垫氧化层106也可以进一步缓解氮化硅层产生的应力。
63.作为示例，如图6至图8所示，在形成所述衬垫氧化层106、所述第一隔离介质层107和所述第二隔离介质层108后，还包括如下步骤：
64.a)如图7所示，以所述第一隔离介质层107作为阻挡层，通过化学机械研磨去除所述半导体衬底上表面的所述第二隔离介质层108，在该化学机械研磨过程中，介电常数更高的第一隔离介质层起到了研磨终止层的作用，可以更好地控制研磨终点，避免衬底损伤；
65.b)如图8所示，通过湿法刻蚀去除所述半导体衬底101上表面的所述第一隔离介质层107和所述衬垫氧化层106。
66.在去除所述半导体衬底101上表面的所述衬垫氧化层106、所述第一隔离介质层107和所述第二隔离介质层108后，只在所述沟槽105中留下所述衬垫氧化层106、所述第一隔离介质层107和填满沟槽的所述第二隔离介质层108。在其他示例中，还可以于第一隔离介质层和第二隔离介质层之间形成第三隔离介质层，第三隔离介质层的介电常数介于第一隔离介质层和第二隔离介质层的介电常数之间，例如第一隔离介质层为氮化硅层，第二隔离介质层为氧化硅层，而第三隔离介质层可以为氮氧化硅层，形成的氮氧化硅层不仅可以进一步提升sti结构的隔离性能，同时可以缓解氮化硅层和氧化硅层之间的应力。由于该浅沟槽隔离结构中还包括氮化硅等介电常数相对氧化硅更高的材料，其相比纯二氧化硅材料构成的浅沟槽隔离结构具有更好的电性隔离性能。可选地，在形成本实施例所述半导体结构，即浅沟槽隔离结构后，还可以进一步完成半导体器件所需的后续工艺制程。本实施例通过引入光刻胶图形层作为沟槽刻蚀掩膜，而非采用氮化硅层作为硬掩膜，解决了现有技术中小线宽氮化硅层刻蚀窗口不足的问题，并通过在浅沟槽隔离结构中引入氮化硅介质层，可以获得更好的电性隔离性能。
67.实施例二
68.本实施例提供了一种半导体结构，所述半导体结构可以基于实施例一中的方法制备而成，故前述内容可以全文引用至此。参考图8所示，所述半导体结构包括：
69.半导体衬底101；
70.形成于所述半导体衬底101上的沟槽105；
71.依次形成于所述沟槽105中的衬垫氧化层106、第一隔离介质层107和第二隔离介质层108；所述第一隔离介质层107的介电常数高于所述衬垫氧化层106和所述第二隔离介质层108的介电常数。
72.作为示例，如图8所示，所述第一隔离介质层107的介电常数高于所述衬垫氧化层106和所述第二隔离介质层108的介电常数。较佳地，所述第一隔离介质层107采用高k介质材料构成。作为示例，所述第一隔离介质层107包括氮化硅层，所述第二隔离介质108层包括二氧化硅层。形成所述第一隔离介质层107的方法包括低压化学气相沉积，形成所述第二隔离介质层108的方法包括高密度等离子体(hdp)化学气相沉积。hdp二氧化硅层具有更好的致密性和填孔能力，能够填满所述沟槽105。氮化硅层具有更好的电性隔离效果，使浅沟槽隔离结构在维持较小线宽和占用表面积的前提下维持其电性隔离性能。所述衬垫氧化层106形成于硅衬底材料上，作为硅衬底与氮化硅层之间的应力缓冲层。而在其他示例中，第一隔离介质层和第二隔离介质层之间还可以形成有第三隔离介质层，第三隔离介质层的介电常数位于第一隔离介质层和第二隔离介质层之间，例如第一隔离介质层为氮化硅层，第二隔离介质层为氧化硅层，则第三隔离介质层为氮氧化硅层，在进一步提升沟槽的隔离能力的同时有助于缓解第一隔离介质层和第二隔离介质层之间的应力。
73.作为示例，所述衬垫氧化层106的厚度为100至300埃，所述第一隔离介质层107的厚度为200至400埃，所述第二隔离介质层108填满所述沟槽。
74.对所述半导体结构的更多介绍还请参考实施例一，对此不再一一赘述。
75.综上所述，本技术提供一种半导体结构和制备方法，所述制备方法包括如下步骤：提供一半导体衬底；在所述半导体衬底的上表面形成图形化的光刻胶图形层；以所述光刻胶图形层作为刻蚀掩膜，在所述半导体衬底上通过干法刻蚀形成沟槽，并去除所述光刻胶图形层；在所述沟槽中依次形成衬垫氧化层、第一隔离介质层和第二隔离介质层；所述第一隔离介质层的介电常数高于所述衬垫氧化层和所述第二隔离介质层的介电常数。本技术通过以光刻胶作为刻蚀掩膜，并在沟槽形成后在沟槽内沉积介电常数高于氧化材料的高k介质材料，例如沉积氮化硅层，可显着提升浅沟槽隔离结构的硬掩模刻蚀工艺窗口，提升工艺良率，以及提高沟槽的电性隔离能力，进一步提升器件性能。
76.上述实施例仅例示性说明本技术的原理及其功效，而非用于限制本技术。任何熟悉此技术的人士皆可在不违背本技术的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本技术所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本技术的权利要求所涵盖。