一种Si基GaN-HEMT器件的制备方法与流程

一种si基gan
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hemt器件的制备方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种si基gan
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hemt器件的制备方法。


背景技术：

2.在电力电子器件技术领域，随着目前主流的si器件越来越逼近其材料特性决定的性能极限，以gan和sic为代表的第三代半导体越来越被人们重视，gan具有禁带宽度大、临界击穿场强和电子迁移率高等优点，在快充、数据中心、obc、太阳能逆变器等功率器件市场具有强大的应用潜力。
3.目前gan在功率器件的主要应用形式是gan hemt器件，自1993年khan等人制作出了第一个algan/gan高电子迁移率晶体管（hemt），水平结构的gan hemt器件以其优于si器件的电学性能和更低的能耗受到人们的广泛关注，2005年nitronex推出第一款生长在si衬底上的商用耗尽型射频gan hemt器件，2009年epc推出第一款增强型si基gan hemt器件。
4.虽然gan hemt器件具有优于传统si器件的性能，但依然存在一些问题制约着gan hemt器件的应用，比如目前主流的p gan增强型器件需要刻蚀algan上方p gan层，刻蚀产生的界面态问题会严重影响器件在高频下的性能，引起严重的电流崩塌效应，其它诸如f离子注入增强型gan hemt、共源共栅混合增强型gan hemt也存在工艺条件难以控制等缺点。


技术实现要素：

5.本发明针对以上问题，提供了一种有效减小了刻蚀p gan产生的界面态问题、提高器件散热性能的一种si基gan
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hemt器件的制备方法。
6.本发明的技术方案是：一种si基gan
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hemt器件的制备方法，包括以下步骤:s100，在外延片上制备u型槽；s200，在u型槽内从下而上依次制备p型si和n型si；s300，在u型槽内制备sio2薄膜；s400，在u型槽中制备多晶硅；s500，在多晶硅的上方制备栅电极；s600，刻蚀漏电极区域，并制备漏电极；s700，背面处理，并制备源电极。
7.进一步，步骤s100中，所述外延片包括在si衬底上依次形成的缓冲层、gan本征层和algan势垒层。
8.进一步，步骤s100中u型槽制备方法包括：对外延片依次进行清洗、涂光刻胶、光刻和显影工艺，随后用icp干法刻蚀在外延片上刻蚀出设计深度的u型槽，最后清洗掉光刻胶。
9.进一步，步骤s200中p型si和n型si制备方法包括：s210，通过涂胶、光刻和显影工艺将u型槽外区域用光刻胶保护；s220，使用cvd工艺先在u型槽中沉积一层设计厚度的p型si；
s230，然后在p型si上继续使用cvd工艺沉积一层设计厚度的n型si；s240，清洗掉步骤s210中的光刻胶后重新依次进行涂胶、光刻和显影工艺，将u型槽外区域、u型槽内需要保留的p型si和n型si进行保护；随后使用icp干法刻蚀去除u型槽内多余的p型si和n型si后清洗掉光刻胶。
10.进一步，步骤s300中sio2薄膜的制备方法包括：s310，通过涂胶、光刻和显影将u型槽外区域和u型槽内已制备p型si和n型si区域用光刻胶保护；s320，使用cvd工艺在u型槽内剩余区域沉积设计厚度的sio2，清洗掉步骤s310中的光刻胶后重新涂胶、光刻和显影，将u型槽外区域、u型槽内需要保留的p型si、n型si和sio2薄膜保护，随后使用icp干法刻蚀去除u型槽内多余的sio2后清洗掉光刻胶。
11.进一步，步骤s400中多晶硅的制备方法包括：s410，通过涂胶、光刻和显影工艺将u型槽外区域、u型槽内已制备p型si区域、n型si区域和sio2薄膜10区域用光刻胶进行保护；s420，使用cvd工艺在u型槽内剩余区域沉积设计厚度的多晶硅后清洗掉光刻胶。
12.进一步，步骤s500中栅电极的制备方法包括：s510，通过涂胶、光刻和显影工艺将除栅电极所在区域用光刻胶保护；s520，使用mocvd或金属离子溅射沉积工艺在多晶硅上设计区域制备栅电极，随后清洗掉光刻胶。
13.进一步，步骤s600中漏电极的制备方法包括：s610，通过涂胶、光刻和显影工艺对除漏电极所在区域用光刻胶进行保护；s620，使用icp干法刻蚀在外延片上刻蚀出设计深度的漏电极槽；s630，清洗掉步骤s610中的光刻胶后重新进行涂胶、光刻和显影工艺将除漏电极所在区域用光刻胶保护；s640，使用mocvd或金属离子溅射沉积工艺在漏电极槽区域制备漏电极，随后清洗掉光刻胶。
14.进一步，步骤s700中源电极的制备方法包括：s710，使用uv膜将芯片正面保护；s720，通过研磨和抛光工艺将芯片背面减薄；s730，使用mocvd或金属离子溅射沉积工艺在芯片背面制备源电极，随后将uv膜去除，制备完成。
15.本发明提出的栅极结构是一种u型槽复合栅极结构，复合栅极结构位于u型槽中，和衬底中n型si形成一个类mos结构，通过控制类mos结构沟道的通断来控制gan hemt的通断，该发明具有以下优点：将器件源极置于底部，节约了芯片表面源极pad区域面积；避免了目前主流的p-gan增强型器件刻蚀引起的界面态问题和高频电流崩塌效应，从而推动si基gan hemt在电力电子领域的发展和应用。
附图说明
16.图1是本发明的工艺流程图，图2是步骤s100的示意图，
图3是步骤s200的示意图，图4是步骤s300的示意图，图5是步骤s400的示意图，图6是步骤s500的示意图，图7是步骤s600的示意图，图8是步骤s700的示意图，图9是高频下电流崩塌效应发生后，样品1、样品2和本案器件实际电流和饱和电流的比值测试结果图，图10 是100%占空比条件下样品1、样品2和本案器件结到壳的热阻测试结果图；图中1是源电极、2是si衬底、3是缓冲层、4是gan本征层、5是漏电极、6是algan势垒层、7是n型si、8是栅电极、9是多晶硅、10是sio2薄膜、11是p型si。
具体实施方式
17.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
18.本发明如图1-10所示；一种si基gan
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hemt器件的制备方法，包括以下步骤:s100，在外延片上制备u型槽；参照图2所示；进一步，步骤s100中，所述外延片包括在si衬底2上依次形成的缓冲层3、gan本征层4和algan势垒层60。
19.进一步，步骤s100中u型槽制备方法包括：对外延片依次进行清洗、涂光刻胶、光刻和显影工艺，随后用icp干法刻蚀在外延片上刻蚀出设计深度的u型槽，最后清洗掉光刻胶。
20.s200，在u型槽内从下而上依次制备p型si11和n型si7；参照图3所示；进一步，步骤s200中p型si11和n型si7制备方法包括：s210，通过涂胶、光刻和显影工艺将u型槽外区域用光刻胶保护；s220，使用cvd工艺先在u型槽中沉积一层设计厚度的p型si11；s230，然后在p型si11上继续使用cvd工艺沉积一层设计厚度的n型si7；s240，清洗掉步骤s210中的光刻胶后重新依次进行涂胶、光刻和显影工艺，将u型槽外区域、u型槽内需要保留的p型si11和n型si7进行保护；随后使用icp干法刻蚀去除u型槽内多余的p型si 11和n型si 7后清洗掉光刻胶，制备获得如图3所示的p型si11和n型si7器件形貌。
21.s300，在u型槽内制备sio2薄膜10；参照图4所示；进一步，步骤s300中sio2薄膜10的制备方法包括：s310，通过涂胶、光刻和显影将u型槽外区域和u型槽内已制备p型si11和n型si 7区域用光刻胶保护；s320，使用cvd工艺在u型槽内剩余区域沉积设计厚度的sio2，清洗掉步骤s310中的光刻胶后重新涂胶、光刻和显影，将u型槽外区域、u型槽内需要保留的p型si 11、n型si 7和sio2薄膜10保护，随后使用icp干法刻蚀去除u型槽内多余的sio2后清洗掉光刻胶，图4为
在u型槽中制备sio2薄膜10后的器件形貌。
22.s400，在u型槽中制备多晶硅9；参照图5所示；进一步，步骤s400中多晶硅9的制备方法包括：s410，通过涂胶、光刻和显影工艺将u型槽外区域、u型槽内已制备p型si 11区域、n型si 7区域和sio2薄膜10区域用光刻胶进行保护；s420，使用cvd工艺在u型槽内剩余区域沉积设计厚度的多晶硅9后清洗掉光刻胶，图5显示了在u型槽中制备多晶硅9后的器件形貌。
23.s500，在多晶硅9的上方制备栅电极8；参照图6所示；进一步，步骤s500中栅电极8的制备方法包括：s510，通过涂胶、光刻和显影工艺将除栅电极8所在区域用光刻胶保护；s520，使用mocvd或金属离子溅射沉积工艺在多晶硅9上设计区域制备栅电极8，随后清洗掉光刻胶，图6为在u型槽中制备栅电极8后的器件形貌。
24.s600，刻蚀漏电极区域，并制备漏电极5；参照图7所示；进一步，步骤s600中漏电极5的制备方法包括：s610，通过涂胶、光刻和显影工艺对除漏电极5所在区域用光刻胶进行保护；s620，使用icp干法刻蚀在外延片上刻蚀出设计深度的漏电极槽；s630，清洗掉步骤s610中的光刻胶后重新进行涂胶、光刻和显影工艺将除漏电极5所在区域用光刻胶保护；s640，使用mocvd或金属离子溅射沉积工艺在漏电极槽区域制备漏电极5，随后清洗掉光刻胶，图7显示了刻蚀漏电极区域，并制备漏电极5后的器件形貌。
25.s700，背面处理，并制备源电极1；参照图8所示。
26.进一步，步骤s700中源电极1的制备方法包括：s710，使用uv膜将芯片正面保护；s720，通过研磨和抛光工艺将芯片背面减薄；s730，使用mocvd或金属离子溅射沉积工艺在芯片背面制备源电极1，随后将uv膜去除，制备本发明提出的si基gan hemt新型栅极结构器件完成，图8显示了背面处理，并制备源电极1后的器件形貌。
27.参照图8所示，si基gan
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hemt器件，包括从下而上依次连接的源电极1、si衬底2、缓冲层3、gan本征层4和algan势垒层6；所述漏电极5位于器件的端部，从上而下通过algan势垒层6后，伸入gan本征层4，确保与二维电子气形成良好的连接；器件的中部设有从algan势垒层6延伸至衬底2的u型槽；所述u型槽内设有sio2薄膜10；所述sio2薄膜10与u型槽的内侧壁之间从下而上依次设有p型si 11和n型si 7；所述sio2薄膜10的中部设有多晶硅9；所述多晶硅9的顶部设有向上延伸的栅电极8。栅电极8位于多晶硅9的上方，其下表面与多晶硅9上表面接触，形成欧姆接触，栅电极可以是任意可以和多晶硅形成欧姆接触的材料。栅电极8为ti/al金属层，确保栅电极8与多晶硅9形成良好的欧姆接触。
28.本案中u型槽和槽内的复合栅极（包括多晶硅9、sio2薄膜10和p型si 11）构成了器
件的栅极结构，u型槽通过刻蚀的方式形成，提供器件垂直导电通道，u型槽深度刻蚀到外延片si衬底层并过刻，复合栅极结构位于凹槽栅内。
29.其中u型槽需要刻蚀到外延片的si衬底层，u型槽底部根据实际工艺条件和电性参数设计可位于si衬底层任一水平面，u型槽宽度为100nm-5um，可根据具体工艺条件和机器精度确定。
30.进一步限定p型si 11；p型si 11与u型槽内侧壁连接，下表面与u型槽的底部齐平，上表面低于gan本征层4的上表面。
31.以图8方向为参考方向，p型si11从u型槽的内侧壁到sio2薄膜10的水平方向厚度为10nm-1um。靠近sio2薄膜表面的p型si 11在正偏栅极电压条件下能形成反型层，反型层厚度一般只能达到10nm，为确保反型层能在p型si11内部完全展开，设定p型si11水平方向厚度为10nm-1um。
32.进一步限定n型si 7；n型si 7的下表面与p型si 11上表面接触，上表面与algan势垒层6齐平。
33.n型si 7的水平方向的厚度与p型si 11相同。
34.p型si11和n型si7的水平方向厚度分别为10nm-1um，确保p型si11在栅极正向偏压条件下可以形成饱和电流通道，p型si11和n型si7垂直方向高度之和为u型槽刻蚀深度，p型si11上表面低于gan hemt器件二维电子气所在水平面，n型si7上表面与algan层上表面齐平。
35.进一步限定sio2薄膜10；sio2薄膜10的下表面与p型si 11下表面齐平，上表面与algan势垒层6齐平，厚度为5nm-100nm，确保栅极漏电流小于1a/cm2。
36.进一步限定多晶硅9；多晶硅9填充在sio2薄膜10的内部，上表面与algan势垒层6齐平。
37.多晶硅9位于sio2薄膜10围成的凹槽内部，即多晶硅9内部无空隙和明显缺陷，确保良好的导电能力。
38.本发明提出了一种新型si基gan hemt新型栅极结构，该栅极结构避免了p gan增强型器件需要的p gan刻蚀步骤，有效减小了刻蚀p gan产生的界面态问题，刻蚀产生的界面态问题会严重影响器件在高频下的性能，引起严重的电流崩塌效应，参照图9所示（图中竖向坐标代表高频下电流崩塌效应发生后，实际电流和饱和电流的百分比），市面上p gan增强型器件（图中sample1和sample2）高频下电流一般为静态条件下的50%-85%，本发明提出的新型si基gan hemt新型栅极结构器件（图中the device）电流崩塌效应极低，高频下电流能达到静态条件下的95%。而且该栅极采用垂直导电结构，源极位于芯片下方，并与封装框架直接相连，增强了器件的散热能力，解决了目前主流的gan hemt器件大多数都是水平结构器件，在大功率条件下容易产生自热效应，热量不能很好的散发的问题，参照图10所示，相同功率和同一封装条件（dfn5*6）下，本发明提出的新型si基gan hemt新型栅极结构器件结到封装表面的热阻rthjc典型值为0.5℃/w，市面上的p gan增强型器件的热阻rthjc在1.1-1.6之间，本发明提出的新型si基gan hemt新型栅极结构器件的热阻rthjc改善明显。
39.对于本案所公开的内容，还有以下几点需要说明：（1）、本案所公开的实施例附图只涉及到与本案所公开实施例所涉及到的结构，其他结构可参考通常设计；（2）、在不冲突的情况下，本案所公开的实施例及实施例中的特征可以相互组合以得到新的实施例；以上，仅为本案所公开的具体实施方式，但本公开的保护范围并不局限于此，本案所公开的保护范围应以权利要求的保护范围为准。