一种功率半导体的元胞结构、功率半导体及其制造方法与流程

1.本发明涉及率半导体制造技术领域，具体涉及一种功率半导体的元胞结构、功率半导体及其制造方法。


背景技术：

2.目前vdmos与igbt常用的元胞图形有条形、方形、圆形、六角形，不同几何结构的元胞具有各自的优点与缺点，在相同的漂移区掺杂浓度下，各元胞的饱和电压不同，闩锁电流也不同，其中六角形的饱和电压最小，但抗闩锁能力最弱，条形的饱和电压最大，但抗闩锁能力最强，在实际应用中，条形元胞和方形元胞是最常用的有源区结构。
3.电流越大，面积也越大，并联的元胞数量也越多，对元胞开启的同步性要求也越高，在这方面，方形元胞具有明显的优势，另外，方形元胞的多晶栅利用率高，栅极电荷qg大，适合频率不是很高的应用场合，相比条形元胞，其emc问题不是很严重，所以在大电流产品方面，采用方形元胞比较常见，但是方形元胞存在两大严重缺陷，严重影响了方形元胞的推广与应用，具体缺陷如下：
4.其一，如图1至图3所示，图1为常规方形元胞排版，图2为方形元胞沿直边a的断面示意图，图3为方形元胞沿直边b的断面示意图，直边多晶栅a与对角多晶栅b线宽存在差导，导致元胞耐压低下，主要原因是中间对角多晶栅b宽度接近直边多晶栅a宽度的根号2倍，基本上是1.5倍的关系，而影响元胞耐压的最大因素是最宽的多晶栅宽度决定的，由此可以发现影响由于对角固定关系的存在，方形元胞整体耐压要比单纯的条形元胞要低；
5.其二，方形元胞由于多晶栅四个直角的存在，加上源区n+面积大，整体表现为eas能力不如条形元胞，如图4所示，为方形元胞多晶硅窗口双极电流分布图，方形元胞由于存在四个直角区域，直角区域的电场强度要比四条直边强很多，导致在四个直角外的空穴电流密度远大于四条边的电流密度，直角区的电流密度会严重恶化闩锁电流密度，对产品应用造成潜在负面影响。


技术实现要素：

6.为解决上述问题，本发明提供的技术方案为：
7.一种功率半导体的元胞结构，包括第一导电类型衬底、位于第一导电类型衬底上面的第一导电类型外延层及位于第一导电类型外延层顶部的栅极结构，所述栅极结构的顶部和所述栅极结构之间形成有源极金属层，所述第一导电类型衬底的底部形成有漏极金属层，所述第一导电类型外延层内形成有栅间第二导电类型阱区和栅内第二导电类型阱区，所述栅间第二导电类型阱区内形成有第一导电类型源区，所述第一导电类型源区与所述源极金属层形成欧姆接触，所述栅内第二导电类型阱区与所述栅极结构接触，所述栅内第二导电类型阱区不与所述源极金属层接触，所述栅间第二导电类型阱区和所述栅内第二导电类型阱区间隔设置。
8.本发明进一步设置为所述栅极结构包括栅极绝缘层、栅极和栅极介电层，所述栅
极绝缘层位于所述第一导电类型外延层的顶部，所述栅极绝缘层分别与所述第一导电类型外延层、所述栅间第二导电类型阱区、所述栅内第二导电类型阱区和所述第一导电类型源区接触，所述栅极位于所述栅极绝缘层的顶部，所述栅极介电层设置在所述栅极和所述栅极绝缘层的外部。
9.本发明进一步设置为所述栅极上形成栅极通槽，所述栅极通槽内填充有栅极介电层，所述栅内第二导电类型阱区分别与所述栅极介电层和所述栅极绝缘层接触。
10.本发明进一步设置为所述栅极为多晶栅。
11.本发明进一步设置为所述第一导电类型衬底和所述第一导电类型源区为第一导体类型高掺杂区，所述第一导电类型外延层为第一导体类型低掺杂区。
12.本发明进一步设置为所述栅间第二导电类型阱区的宽度大于所述栅内第二导电类型阱区的宽度。
13.本发明进一步设置为所述栅间第二导电类型阱区的离子掺杂浓度和所述栅内第二导电类型阱区的离子掺杂浓度相同。
14.一种功率半导体，包括若干上述的功率半导体的元胞结构。
15.一种功率半导体的制造方法，包括：
16.在n+衬底的n-型外延层进行场氧生长，通过光刻、刻蚀和p型离子注入，在n-型外延层形成分压环，分压环退火；
17.对有源区进行光刻、刻蚀，并进行jfet杂质注入形成jfet掺杂区，jfet掺杂区退火；
18.在jfet掺杂区上进行栅氧生长，在栅氧上淀积多晶栅并对多晶栅进行掺杂，对多晶栅进行光刻、刻蚀形成第一注入通道和第二注入通道；
19.分别通过第一注入通道和第二注入通道向n-型外延层注入p-body，形成栅间p阱区和栅内p阱区；
20.对第一注入通道边界的四角和第一注入通道内的四角设置光刻胶，对第二注入通道设置光刻胶，对栅间p型阱区进行n+型离子注入形成n+源区，对n+源区进行p型离子注入形成浅掺杂p阱区，对栅内p阱区进行p型离子注入形成浅掺杂p阱区；
21.在多晶栅所在的表面进行teos薄膜淀积，在teos薄膜的表面进行bpsg薄膜淀积，并进行回流处理；
22.进行引线孔光刻、刻蚀，形成与多晶栅相通的栅极孔及与栅间p型阱区上浅掺杂p阱区相通的源极孔；
23.对正面进行金属溅射，对正面金属进行光刻、刻蚀，形成位于bpsg薄膜上的场板金属、栅极金属和源区金属；
24.对背面进行减薄，对背面进行金属溅射，并进行金属合金处理，形成漏区金属。
25.本发明进一步设置为第一注入通道的截面为方形，第二注入通道的截面为圆形或六边形。
26.采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
27.本发明功率半导体的元胞结构是在原先的对角多晶栅b方向上开出一个圆形或六边形的第二注入通道，这个不需要专门步骤进行，只需要在进行正常多晶栅第一注入通道刻蚀时，同时进行就可，不用增加光罩，这样一来，把原先对角多晶栅b方向宽多晶栅分隔成
二段，被分隔的b段的宽度小于正常的直边多晶栅a段的宽度，这样一来，对角多晶栅宽实际宽度不到原先的一半了，第二注入通道下面自对准形成的栅内第二导电类型阱区与原先第一注入通道形成的栅间第二导电类型阱区可以在pn反偏时提前连起来形成势垒区，元胞的耐压得到提高，耐压问题迎刃而解，同时整体栅极电荷也可以减少，且不用增加光罩成本与加工成本。
28.本发明功率半导体的制造方法在两个方面进行了优化，一是对第一注入通道的四角不再进行n+离子注入，避免了电场集中带来的负作用；二是采用十字形的源区n+排版，主体n+注入间距由常规设计至少2μm以上减少到0.5μm左右，接近条形元胞的设计，同时孔表面具有良好的n+/p+短接效应。这两方面的优化，极大地改善了方形元胞的特性，提高了eas能力，同时其它固有优点并没有受到破坏。
附图说明
29.图1为背景技术常规方形元胞排版示意图。
30.图2为图1中沿直边a的断面示意图。
31.图3为图1中沿直边b的断面示意图。
32.图4为背景技术方形元胞多晶硅窗口双极电流分布图。
33.图5为本发明实施例方形元胞排版示意图。
34.图6为图5中沿直边b的断面示意图。
35.图7为本发明实施例分压环形成示意图。
36.图8为本发明实施例jfet杂质注入示意图。
37.图9为本发明实施例栅氧、多晶栅和注入通道形成示意图。
38.图10为本发明实施例注入p-body示意图。
39.图11为本发明实施例第一导电类型源区和第二导电类型浅掺杂阱区形成示意图。
40.图12为本发明实施例绝缘介质层淀积、回流示意图。
41.图13为本发明实施例引线孔形成示意图。
42.图14为本发明实施例正面金属形成示意图。
43.图15为本发明实施例背面金属形成示意图。
44.图16为本发明实施例第一注入通道进行离子注入时示意图。
45.图17为本发明实施例元胞多晶硅窗口双极电流分布图。
具体实施方式
46.为进一步了解本发明的内容，结合附图及实施例对本发明作详细描述。
47.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
48.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，一体地连接，也可以是可拆卸连接；可以是机械连接或电连接，也可以是两个元件内部的连通；可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
49.实施例1
50.结合附图5和附图6，本发明技术方案是一种功率半导体的元胞结构，包括第一导电类型衬底101、位于第一导电类型衬底101上面的第一导电类型外延层102及位于第一导电类型外延层102顶部的栅极结构103，所述栅极结构103的顶部和所述栅极结构103之间形成有源极金属层104，所述第一导电类型衬底101的底部形成有漏极金属层105，所述第一导电类型外延层102内形成有栅间第二导电类型阱区106和栅内第二导电类型阱区107，所述栅间第二导电类型阱区106内形成有第一导电类型源区108，所述第一导电类型源区108与所述源极金属层104形成欧姆接触，所述栅内第二导电类型阱区107与所述栅极结构103接触，所述栅内第二导电类型阱区107不与所述源极金属层104接触，所述栅间第二导电类型阱区106和所述栅内第二导电类型阱区107间隔设置。
51.在本实施例中，所述栅极结构103包括栅极绝缘层1031、栅极1032和栅极介电层1033，所述栅极绝缘层1031位于所述第一导电类型外延层102的顶部，所述栅极绝缘层1031分别与所述第一导电类型外延层102、所述栅间第二导电类型阱区106、所述栅内第二导电类型阱区107和所述第一导电类型源区108接触，所述栅极1032位于所述栅极绝缘层1031的顶部，所述栅极介电层1033设置在所述栅极1032和所述栅极绝缘层1033的外部。
52.在本实施例中，所述栅极1032上形成栅极通槽1034，所述栅极通槽1034内填充有栅极介电层1033，所述栅内第二导电类型阱区107分别与所述栅极介电层1033和所述栅极绝缘层1031接触。
53.在本实施例中，所述栅极103为多晶栅。
54.在本实施例中，所述第一导电类型衬底101和所述第一导电类型源区108为第一导体类型高掺杂区，所述第一导电类型外延层102为第一导体类型低掺杂区。
55.在本实施例中，所述栅间第二导电类型阱区106的宽度大于所述栅内第二导电类型阱区107的宽度。
56.在本实施例中，所述栅间第二导电类型阱区106的离子掺杂浓度和所述栅内第二导电类型阱区107的离子掺杂浓度相同。
57.本实施例中功率半导体的元胞结构是将对角多晶栅宽实际宽度缩减到原先的一半不到，栅内第二导电类型阱区与栅间第二导电类型阱区可以在pn反偏时提前连起来形成势垒区，元胞的耐压得到提高，耐压问题迎刃而解，同时整体栅极电荷也可以减少。
58.实施例2
59.一种功率半导体，包括若干实施例1所述的功率半导体的元胞结构。
60.实施例3
61.结合附图5以及附图7至附图16，本发明技术方案是一种功率半导体的制造方法，包括：
62.在n+衬底201的n-型外延层202进行场氧204生长，通过光刻、刻蚀和p型离子注入，在n-型外延层202形成分压环203，分压环退火；
63.对有源区进行光刻、刻蚀，并进行jfet杂质注入形成jfet掺杂区205，jfet掺杂区退火；
64.在jfet掺杂区205上进行栅氧206生长，在栅氧206上淀积多晶栅207并对多晶栅207进行掺杂，对多晶栅207进行光刻、刻蚀形成第一注入通道208和第二注入通道209；
65.分别通过第一注入通道208和第二注入通道209向n-型外延层注入p-body，形成栅间p阱区210和栅内p阱区211；
66.对第一注入通道208边界的四角和第一注入通道208内的四角设置光刻胶，对第二注入通道209设置光刻胶，对栅间p型阱区210进行n+型离子注入形成n+源区212，对n+源区进行p型离子注入形成浅掺杂p阱区213，对栅内p阱区211进行p型离子注入形成浅掺杂p阱区213；
67.在多晶栅207所在的表面进行teos薄膜214淀积，在teos薄膜214的表面进行bpsg薄膜215淀积，并进行回流处理；
68.进行引线孔光刻、刻蚀，形成与多晶栅207相通的栅极孔216及与栅间p型阱区210上浅掺杂p阱区213相通的源极孔217；
69.对正面进行金属溅射，对正面金属进行光刻、刻蚀，形成位于bpsg薄膜上的场板金属218、栅极金属219和源区金属220；
70.对背面进行减薄，对背面进行金属溅射，并进行金属合金处理，形成漏区金属221。
71.在本实施例中，栅极金属219填充于栅极孔216内与多晶栅207形成欧姆接触；源区金属220填充于源极孔217内与栅间p型阱区210上浅掺杂p阱区213形成欧姆接触。
72.在本实施例中，漏区金属221为钛镍银金属层叠合金。
73.在本实施例中，第一注入通道208的截面为方形，第二注入通道209的截面为圆形或六边形。
74.在本实施例中，浅掺杂p阱区注入的离子浓度与栅间p阱区210和栅内p阱区211的离子浓度相同，因此实施例1中的栅间第二导电类型阱区和栅内第二导电类型阱区未示出浅掺杂p阱区，而实施例3为了说明工艺流程示出浅掺杂p阱区。
75.本发明在原先的对角多晶栅b方向上开出一个圆形或六边形的第二注入通道，这个不需要专门步骤进行，只需要在进行正常多晶栅第一注入通道刻蚀时，同时进行就可，不用增加光罩，这样一来，把原先对角多晶栅b方向宽多晶栅分隔成二段，被分隔的b段的宽度小于正常的直边多晶栅a段的宽度，这样一来，对角多晶栅宽实际宽度不到原先的一半了，第二注入通道下面自对准形成的栅内第二导电类型阱区与原先第一注入通道形成的栅间第二导电类型阱区可以在pn反偏时提前连起来形成势垒区，元胞的耐压得到提高，耐压问题迎刃而解，同时整体栅极电荷也可以减少，且不用增加光罩成本与加工成本
76.本发明功率半导体的制造方法针对方形元胞四个角电场密度过高的隐患，在两个方面进行了优化，如附图16和附图17所示，一是对第一注入通道的四角不再进行n+离子注入，避免了电场集中带来的负作用；二是采用十字形的源区n+排版，主体n+注入间距由常规设计至少2μm以上减少到0.5μm左右，接近条形元胞的设计，同时孔表面具有良好的n+/p+短接效应。这两方面的优化，极大地改善了方形元胞的特性，提高了eas能力，同时其它固有优点并没有受到破坏。
77.以上示意性的对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。所以，如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。