一种相变薄膜、薄膜制备方法及相变存储器与流程

1.本发明属于微电子器件领域，更具体地，涉及一种相变薄膜、薄膜制备方法及相变存储器。


背景技术：

2.人类活动离不开信息的传递与存储，存储器的发明让信息的存储密度越来越高。传统的dram具有擦写速度快、使用寿命长、易失等特点，flash具有低成本、非易失、擦写速度慢等特点。用户希望存储器同时具有dram的高速度、高寿命和flash的低成本、非易失的优点。相变存储器被认为是最有可能取代dram和flash的下一代非易失性存储设备之一，其具有存储速度快、可靠性高、使用寿命长等特点。
3.相变存储器是一种基于相变材料(一种或多种硫系化合物)的非易失性存储器，其主要是利用电流的焦耳热使材料在晶态和非晶态之间的转变来实现信息的存储。在相变存储器中，相变材料是关键的部分，这种材料在非晶态时阻值较高，在晶态时阻值较低，我们利用这种高低阻值的差异来实现“0”和“1”的信息存储。对晶态材料施加一个幅度大且持续时间短的电脉冲，由于幅度大能量高，材料能够很快达到熔化温度，失去晶态结构，但因为持续时间短又经过一个快速冷却的过程，原子还来不及重新排列，所以实现了材料从晶态到非晶态的转变；对非晶态材料施加一个幅度中等且持续时间较长的电脉冲，这个脉冲的能量能够让材料达到结晶温度而又低于熔化温度，在脉冲的持续时间内，原子能够重新排列结晶，实现材料从非晶态到晶态的转变。
4.sb2te3是生长主导结晶的相变材料，与成核主导结晶的ge2sb2te5相比，set速度较快，熔点较低，reset功耗较小。然而，sb2te3的结晶温度很低，约为100℃，非晶稳定性较差。研究人员通过掺杂的手法对sb2te3相变存储器进行优化。目前对sb2te3相变存储单元的研究多以掺杂单元素原子为主，研究表明掺杂单元素原子可以有效提升sb2te3的非晶稳定性，但一般会以牺牲set速度为代价。此外，晶化过程中掺杂的原子大多会取代sb或te原子位置，破坏sb2te3原有的晶格结构。因此，发展同时具有高非晶稳定性和set速度的新型掺杂sb2te3材料及其存储器对于提高相变存储器性能具有重要意义。


技术实现要素：

5.针对现有技术的缺陷，本发明的目的在于提供一种相变薄膜、薄膜制备方法及相变存储器，旨在解决常规单元素掺杂使得sb2te3相变材料非晶稳定性提高但set速度降低，以及常规单元素掺杂破坏sb2te3晶格结构的问题。
6.为实现上述目的，第一方面，本发明提供了一种相变薄膜，所述相变薄膜的化学通式为：(tite2)
x
(sb2te3)
1-x
，0《x《0.6。
7.在一个可选的示例中，所述相变薄膜被首次晶化时，tite2和sb2te3分别结晶；
8.所述相变薄膜被首次晶化后，tite2始终保持晶态，tite2晶核呈弥散分布，tite2晶体结构稳定，不与sb2te3发生化学反应；
9.所述相变薄膜被首次晶化后，sb2te3可被反复非晶化或晶化，sb2te3晶体结构与tite2晶体结构的失配度低，sb2te3被晶化时以tite2晶体结构为模板向外延生长，sb2te3完成晶化的时间相对缩短。
10.在一个可选的示例中，tite2掺杂比例x越大，sb2te3完成晶化所需的时间越小，晶化后的sb2te3晶粒尺寸越小，且所述相变薄膜处于非晶态的非晶稳定性越高。
11.第二方面，本发明提供了一种相变薄膜的制备方法，包括如下步骤：
12.确定待溅射的基片；
13.确定sb2te3靶材和tite2靶材，并将前述两种靶材置于待溅射的基片上方；
14.对上述两种靶材进行溅射，并通过控制两种靶材的溅射功率控制tite2的掺杂比例x，以在基片上沉积得到化学通式为(tite2)
x
(sb2te3)
1-x
的相变薄膜，0《x《0.6；其中，tite2作为相变薄膜的掺杂材料，sb2te3作为相变薄膜的相变材料，所述相变薄膜被首次晶化时，tite2和sb2te3分别结晶；所述相变薄膜被首次晶化后，tite2始终保持晶态，tite2晶核呈弥散分布，tite2晶体结构稳定，不与sb2te3发生化学反应；所述相变薄膜被首次晶化后，sb2te3可被反复非晶化或晶化，sb2te3晶体结构与tite2晶体结构的失配度低，sb2te3被晶化时以tite2晶体结构为模板向外延生长，sb2te3完成晶化的时间相对缩短。
15.在一个可选的示例中，控制所述掺杂材料tite2的掺杂比例x，所述x越大，所述相变薄膜进行晶化时sb2te3完成晶化所需的时间越小，晶化后的sb2te3晶粒尺寸越小，且所述相变薄膜处于非晶态的非晶稳定性越高。
16.第三方面，本发明提供了一种相变存储器，包括：上电极、相变层、绝缘绝热层以及下电极；
17.所述上电极置于相变层的上表面；
18.所述下电极置于相变层的下表面；
19.所述绝缘绝热层置于相变层的四周，在相变存储单元间起隔离作用；
20.所述相变层包括相变材料和掺杂材料，所述相变材料为sb2te3，掺杂材料为tite2，所述掺杂材料的掺杂比例为x，0《x《0.6。
21.在一个可选的示例中，当所述相变存储器首次set时，tite2和sb2te3分别结晶，之后tite2始终保持晶态，tite2晶核呈弥散分布，tite2晶体结构稳定不与sb2te3发生化学反应；
22.随后，当所述相变存储器reset时，sb2te3由晶态转变为非晶态；当所述相变存储器set时，sb2te3由非晶态转变为晶态，sb2te3晶体结构与tite2晶体结构的失配度低，sb2te3晶化时以tite2晶体结构为模板向外延生长，sb2te3完成晶化的时间相对缩短，使得相变存储器的set速度相对提升。
23.在一个可选的示例中，tite2掺杂比例x越大，所述相变存储器的set速度越快，reset功耗越低，电阻漂移系数越小。
24.总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
25.本发明提供一种相变薄膜、薄膜制备方法及相变存储器，通过掺杂稳定二元化合物tite2的方式提高sb2te3相变材料的非晶稳定性，对比sb2te3相变薄膜，本发明的相变薄膜非晶稳定性明显提升，有效解决sb2te3非晶稳定性不足的现状。对比sb2te3相变薄膜，本发
明的相变薄膜十年数据保持温度明显提升，有效提升sb2te3的数据保持能力。对比sb2te3相变薄膜，本发明的相变薄膜晶粒尺寸明显减小，缩短了晶粒生长所需要的时间。
26.本发明提供一种相变薄膜、薄膜制备方法及相变存储器，对比sb2te3相变存储器，本发明的相变存储器set速度可以进一步提高。对比sb2te3相变存储器，本发明的相变存储器reset功耗明显降低。对比sb2te3相变存储器，本发明的相变存储器电阻漂移系数明显降低。
27.本发明提供一种相变薄膜、薄膜制备方法及相变存储器，对比单元素掺杂sb2te3的现有技术，本发明在不牺牲sb2te3相变存储器set速度的前提下提升了非晶稳定性，甚至能进一步提高其set速度。对比单元素掺杂sb2te3的现有技术，本发明选择稳定二元化合物tite2进行掺杂，掺杂之后的tite2和sb2te3分别结晶，不会破坏sb2te3原有的晶体结构。
附图说明
28.图1为本发明实施例3中所测退火温度为250℃时sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的xrd结果图；
29.图2为本发明实施例4中所测hrtem结果。其中，图2中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的高分辨图像；
30.图3为本发明实施例4中所测saed结果。其中，图3中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的选区电子衍射图；
31.图4为本发明实施例5中所测sb2te3、(tite2)
0.1
(sb2te3)
0.9
、(tite2)
0.15
(sb2te3)
0.85
、(tite2)
0.25
(sb2te3)
0.75
以及(tite2)
0.4
(sb2te3)
0.6
相变薄膜的r-t曲线；
32.图5为本发明实施例6中所测sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的阿伦尼斯外推曲线；
33.图6为本发明实施例7使用的相变存储单元示范性结构剖视图；
34.图7为本发明实施例9所测sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器i-v特性曲线；
35.图8为本发明实施例10所测set速度结果。其中，图8中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器set过程的v-r关系图；
36.图9为本发明实施例11所测sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器reset过程的v-r关系图；
37.图10为本发明实施例12所测电阻漂移结果。其中，图10中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器电阻阻值随时间的变化曲线。
具体实施方式
38.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
39.为实现上述目的，本发明提供了一种相变薄膜、薄膜制备方法及相变存储器，通过掺杂稳定二元化合物tite2的方式提高sb2te3的非晶稳定性。本发明的相变薄膜中，tite2和sb2te3分别结晶，不会破坏sb2te3原有的晶格结构。且本发明的晶粒尺寸明显减小，缩短了
晶粒生长所需要的时间，从而提高相变存储器的set速度。在相变材料的内部，tite2成为了弥散的晶核。以tite2为模板，可以外延生长sb2te3，从而提高结晶速度。tite2晶核越多，sb2te3生长空间被压缩的越小，完成结晶需要的时间也就越短。实验结果证明，稳定二元化合物tite2掺杂sb2te3相变存储单元可以在不牺牲set速度的前提下提升sb2te3的非晶稳定性；同时，该相变存储器与纯sb2te3相变存储器相比，reset功耗明显降低且能有效抑制电阻漂移。随着tite2掺杂比例的增加，reset功耗进一步降低，电阻漂移系数进一步减小。
40.本发明提供的相变薄膜中tite2和sb2te3分别结晶，其化学组成符合化学通式(tite2)
x
(sb2te3)
1-x
，x为tite2的成分比例，且0《x《0.6。
41.本发明选择tite2作为掺杂材料的理由如下：第一，tite2和sb2te3均为立方结构，且tite2晶格常数sb2te3晶格常数为晶格常数相差较小，二者晶格失配度约为11％，失配度较小。第二，tite2熔点较高，约为1500k，sb2te3熔点约为900k。tite2稳定性较强，在sb2te3非晶化过程中仍保持晶态，并在晶化过程中提供结构稳定的晶核种子。第三，tite2热导率较低，可以有效防止热量散失。第四，tite2电阻率较小，导电性能较好，不会影响器件的电流输运。
42.本发明提供的相变薄膜与纯sb2te3相变薄膜对比，非晶稳定性明显提升，十年数据保持温度明显提高，数据保持能力明显提升。随着tite2掺杂比例的提高，数据保持能力进一步提高。
43.本发明提供的相变存储器与纯sb2te3相变存储器对比，reset功耗明显降低。随着tite2掺杂比例的提高，reset功耗进一步降低。
44.本发明提供的相变存储器与纯sb2te3相变存储器对比，电阻漂移系数明显减小。随着tite2掺杂比例的提高，电阻漂移系数进一步减小。
45.更进一步地，相变存储单元结构包括衬底，从下到上依次设置于所述衬底上方的下电极、相变材料层、上电极，相变材料周围填充绝缘绝热材料以实现水平方向上的电热隔离。
46.更进一步地，绝缘绝热材料具有较低的热导率，绝缘绝热材料为氧化硅、氮化硅、氧化铝、氮化铝、氧化锌、氧化钨、氧化钛、氮化硼和碳化硅中的任意一种。
47.更进一步地，相变材料层的厚度为2nm～300nm。
48.更进一步地，上电极和下电极的材料包括金属单质au、ta、pt、al、w、ti、cu、ir及其金属合金和金属化合物，如tiw，tin。
49.更进一步地，上电极和下电极的材料的厚度为2nm～500nm。
50.本发明提供了一种tite2掺杂sb2te3相变薄膜及相变存储器，有效提升sb2te3的非晶稳定性，且能进一步提高存储器件的set速度。此外，本发明提供的存储器件还具有低功耗优势，以及电阻漂移系数小的优势。
51.为了更进一步的说明本发明提供的tite2掺杂sb2te3相变薄膜及相变存储器，以下结合具体实施例详述如下：
52.实施例1：
53.制备不同掺杂比例的(tite2)
x
(sb2te3)
1-x
及sb2te3相变薄膜，具体工艺流程如下：
54.(1)选取sio2/si(100)基片，将sio2/si(100)基片在丙酮溶液中用40w的功率超声15分钟，用于清洗表面、灰尘颗粒和有机杂质，再用去离子水冲洗；
55.(2)将处理后的基片在乙醇溶液中用40w的功率超声15分钟，用去离子水冲洗，高纯氮气吹干表面和背面，得到待溅射基片；
56.(3)应用双靶材共溅射方法，将sb2te3靶材和tite2靶材放在溅射仪的靶位上，其中，sb2te3采用射频溅射方法，tite2采用直流溅射方法；
57.(4)将待溅射基片固定在样品托盘上，密封溅射仪器腔体，关闭对外通气阀门；
58.(5)开启真空计和机械泵抽真空，待腔体内真空达到5pa或以下时，启动分子泵，打开插板阀，抽真空至1
×
10-4
pa以下；
59.(6)将sb2te3靶材的交流电源溅射功率设置为26w，tite2靶材直流电源溅射功率依次设置为10w、15w、20w、25w，溅射时间为500s；
60.(7)使用高纯氩气作为溅射气体，氩气流量设为80sccm，溅射气压为5
×
10-1
pa。
61.同时，采用同样的方法制备对照组sb2te3相变薄膜，将sb2te3靶材的交流电源溅射功率设置为30w，tite2靶材直流电源溅射功率设置为0w，溅射时间为500s。
62.实施例2：
63.对实施例1制备的(tite2)
x
(sb2te3)
1-x
相变薄膜进行eds测试，sb2te3靶材的交流电源溅射功率为26w，根据eds测试结果中ti的原子百分比计算tite2靶材直流电源溅射功率依次为10w、15w、20w、25w的相变薄膜中tite2所占百分比依次是10％、15％、25％、40％。对实施例2制备的(tite2)
x
(sb2te3)
1-x
相变薄膜进行afm测试，结果表明所制备薄膜厚度均为100nm左右。
64.实施例3：
65.制备200nm的纯sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜并在250℃下退火10min，然后进行xrd测试。xrd测试结果如图1所示。由图可知，tite2和sb2te3薄膜在28
°
、39
°
、49
°
的衍射峰峰值基本重合，说明二者具有外延生长的可能性。研究表明，tite2和sb2te3的失配率约为11％，可以外延生长。从掺杂tite2的sb2te3薄膜xrd结果可以看出tite2和sb2te3分别结晶，这说明掺杂tite2不会破坏sb2te3原有的结构。对比掺杂tite2的sb2te3相变薄膜和纯sb2te3相变薄膜的xrd结果可知，掺杂后薄膜的衍射峰半高宽明显增大，这表明掺杂后薄膜晶粒尺寸明显减小。
66.实施例4：
67.在铜网上制备15nm的纯sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜并在280℃下退火10min，然后进行tem测试。hrtem测试结果如图2所示。图2中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的高分辨图像。经测量得出，纯sb2te3晶粒直径约为41.23nm。tite2掺杂10％时，晶粒尺寸约为10nm左右，与sb2te3薄膜相比，晶粒尺寸降低约75％。tite2掺杂40％时，晶粒尺寸降低到10nm以下，甚至可达5nm，与sb2te3薄膜相比，晶粒尺寸降低约87.5％。由此可知，掺杂tite2的sb2te3相变薄膜与纯sb2te3相变薄膜比，显著降低了结晶后晶粒尺寸，达到细化晶粒的效果。tite2掺杂比例越高，晶粒尺寸越小。这一结果与上述xrd结果相吻合。选区电子衍射如图3所示。图3中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变薄膜的选区电子衍射图对选区电子衍射图。分析可得sb2te3以及tite2的晶面指数且与图1的xrd结果相对应，进一步证明sb2te3和tite2分别结晶。晶粒尺寸减小使得选区电子衍射环变得弥散。
68.实施例5：
69.制备200nm的sb2te3、(tite2)
0.1
(sb2te3)
0.9
、(tite2)
0.15
(sb2te3)
0.85
、(tite2)
0.25
(sb2te3)
0.75
以及(tite2)
0.4
(sb2te3)
0.6
相变薄膜进行结晶温度测试，以10℃/min的速度升温到250℃，描绘不同掺杂浓度的相变薄膜r-t曲线，如图4所示。由图可知，sb2te3晶化温度为103.8℃，(tite2)
0.1
(sb2te3)
0.9
晶化温度为124.7℃，(tite2)
0.15
(sb2te3)
0.85
晶化温度为135.1℃，(tite2)
0.15
(sb2te3)
0.85
晶化温度为150.9℃，(tite2)
0.4
(sb2te3)
0.6
晶化温度为178.0℃。结果表明，掺杂tite2可以有效提高sb2te3的晶化温度，提升其非晶稳定性，弥补其非晶态稳定性不足的缺陷。且随着tite2掺杂浓度的提升，晶化温度也进一步提升，非晶稳定性越来越好。
70.实施例6：
71.制备200nm的sb2te3、(tite2)
0.1
(sb2te3)
0.9
以及(tite2)
0.4
(sb2te3)
0.6
相变薄膜进行数据保持能力测试，结果如图5所示。由图可知，纯sb2te3薄膜可以在28℃下保持十年数据，结晶活化能为1.5ev。(tite2)
0.1
(sb2te3)
0.9
薄膜可以在62℃下保持十年数据，结晶活化能为2.5ev。(tite2)
0.4
(sb2te3)
0.6
薄膜可以在113℃下保持十年数据，结晶活化能为2.8ev。掺杂tite2可以明显提高sb2te3的十年数据保持温度，且tite2掺杂浓度越大，十年数据保持温度越高。十年数据保持温度的提升表明掺杂tite2可以有效提升sb2te3薄膜的非晶稳定性，这与上述r-t测试结果相吻合。且tite2掺杂比例越大，非晶稳定性越好。同时，这也进一步说明掺杂tite2可以有效提升sb2te3相变存储单元的数据保持能力。
72.需要说明的是，根据测试时长的不同可将数据保持时间测试分为长期测试和加速测试。由于测试时长的原因，本发明选择的是加速测试，通过加速测试获得对应的十年数据。加速测试是在不改变失效机理的情况下，通过增加应力来加速部件或材料的失效，从而在短时间内获得加速条件下的数据保持时间等数据，然后计算正常应力条件下的可靠性特征量。
73.实施例7：
74.如图6所示，本发明提供了一种tite2掺杂sb2te3相变存储器，包括衬底1，从下到上依次设置于衬底上方的下电极2、绝缘绝热材料3、相变层4、上电极5。
75.具体地，衬底1可以采用硅单晶片衬底或者其他半导体材料衬底。
76.具体地，下电极2为导电材料，要求电阻率低，性质稳定，可以采用tiw、tin、hfn、ag、al、cu、w、ta、pt等材料。上电极5可采用与下电极2相同的材料。
77.具体地，绝缘绝热材料3，要求其电阻率高、热导率低、性质稳定，可以采用sio2、zro2、y2o3、tio2等材料。
78.具体地，相变层4为相变材料，要求其具有可逆相变的性质，本发明采用的材料为(tite2)
x
(sb2te3)
1-x
，其中，x为tite2的百分比，且0《x《0.6。
79.实施例8：
80.根据实施例7的相变存储单元结构，制备不同掺杂比例的(tite2)
0.1
(sb2te3)
0.9
、(tite2)
0.4
(sb2te3)
0.6
及sb2te3相变存储器，具体工艺流程如下：
81.(1)选取sio2/si(100)基片，将sio2/si(100)基片在丙酮溶液中用40w的功率超声15分钟，用于清洗表面、灰尘颗粒和有机杂质，再去离子水冲洗。
82.(2)将处理后的基片在乙醇溶液中用40w的功率超声15分钟，用去离子水冲洗，高纯氮气吹干表面和背面，得到待溅射基片。
83.(3)使用磁控溅射法将下电极生长于衬底上，该下电极使用pt材料，制备时通入高纯氩气作为溅射气体，溅射气压为0.5pa，电源功率为35w，该下电极厚度通常为10nm～300nm。
84.(4)利用物理气相沉积(pecvd)方法在下电极上沉积绝缘层，绝缘层为sio2，厚度为100nm。
85.(5)利用匀胶机在绝缘层上均匀平铺一层光刻胶。
86.(6)利用电子束曝光系统(ebl)在绝缘层上形成带250nm直径的圆形小孔的光刻胶掩膜。
87.(7)利用等离子体刻蚀技术(icp)刻蚀绝缘层，由于被光刻胶覆盖的部分受到保护，不会被刻蚀，而没有光刻胶覆盖的部分暴露在外会被刻蚀掉，直到露出下电极。
88.(8)利用去胶液去除光刻胶。
89.(9)利用紫外光刻系统在小孔上套刻出100μm
×
100μm的方形孔结构。该方形孔与icp刻蚀出的圆形小孔中心对准。
90.(10)在方形孔内利用磁控溅射沉积出相变材料层(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
。抽真空至1
×
10-4
pa以下，将sb2te3靶材的交流电源溅射功率设置为26w，tite2靶材直流电源溅射功率依次设置为10w和25w，溅射时间为500s，相变材料层厚度为100nm。使用高纯氩气作为溅射气体，氩气流量设为80sccm，溅射气压为5
×
10-1
pa。同时，采用同样的方法沉积对照组sb2te3相变材料层，将sb2te3靶材的交流电源溅射功率设置为30w，tite2靶材直流电源溅射功率设置为0w，溅射时间为500s，相变材料层厚度为100nm。
91.(11)利用磁控溅射沉积上电极，上电极同样为pt金属电极材料。
92.(12)利用剥离工艺去除紫外光刻的光刻胶。
93.实施例9：
94.对实施例7制备的相变存储器进行直流i-v测试，测试结果如图7所示。由图可见，sb2te3阈值电流为8μa。(tite2)
0.1
(sb2te3)
0.9
阈值电流为28μa，与纯sb2te3相比，阈值电流提高了2.5倍。(tite2)
0.4
(sb2te3)
0.6
相变存储单元阈值电流为39μa，与纯sb2te3相比，阈值电流提高了3.875倍。直流扫描将相变存储单元从非晶态转变为晶态，转变过程中所需的阈值电流与相变存储单元的非晶稳定性有关。阈值电流越大，相变存储单元的非晶稳定性越好。所以，掺杂tite2可以增大sb2te3相变存储单元的阈值电流，从而增强其非晶稳定性。并且，随着掺杂浓度的增加，阈值电流进一步增大，相变存储单元的非晶稳定性进一步提升。这与r-t测试结果以及十年数据保持时间测试结果相吻合。
95.实施例10：
96.对实施例7制备的相变存储器进行set速度测试，测试结果如图8所示。图8中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器set过程的v-r关系图。其中，能够使相变存储器完成set过程的最小set脉冲信号的脉宽值即为其set速度。由图8可见，sb2te3的set速度为50ns，(tite2)
0.1
(sb2te3)
0.9
的set速度为50ns，(tite2)
0.4
(sb2te3)
0.6
的set速度为30ns。由此得出结论：掺杂tite2不仅不会降低sb2te3相变存储单元的set速度，反而还会进一步提升其set速度。这说明掺杂tite2的sb2te3相变存储单元可以同时提升非晶稳定性和set速度。
97.对掺杂tite2的sb2te3相变存储单元set速度提高的机理分析可以从两方面入手。
一方面，通过膜表征可以得出掺杂tite2使得晶粒细化这一结论。晶粒尺寸减小可以缩短晶粒生长所需要的时间，从而提高set速度。掺杂tite2的比例增大，晶粒尺寸进一步减小，set速度进一步提高。另一方面，由于tite2的熔点很高，约为1 500k，而sb2te3的熔点约为900k。所以掺杂tite2的sb2te3完全结晶再转变为非晶态的时候，tite2仍保持晶态。此时，在相变材料的内部，tite2成为了弥散的晶核。以tite2为模板，可以外延生长sb2te3，从而提高结晶速度。tite2晶核越多，sb2te3生长空间被压缩的越小，完成结晶需要的时间也就越短。
98.实施例11：
99.对实施例7制备的相变存储器进行reset功耗测试，测试结果如图9所示。设置reset脉宽为50ns，上升沿和下降沿都为8ns，每隔1ms幅值增加100mv，并读取一次电阻阻值。结果显示，sb2te3的reset电压为1.27v，所需的功耗为45pj。(tite2)
0.1
(sb2te3)
0.9
的reset电压为0.47v，所需的功耗为2pj，与纯sb2te3相比，reset功耗降低了95.5％。(tite2)
0.4
(sb2te3)
0.6
的reset电压为0.37v，所需的功耗为0.55pj，与纯sb2te3相变存储单元相比，reset功耗降低了98.7％。对比可以得出掺杂tite2有效降低sb2te3相变过程中所需的功耗，且掺杂浓度越高，功耗越低。
100.通过薄膜表征可以得出掺杂tite2使得晶粒细化这一结论，晶粒细化可以减小相变区域，提高热量的利用效率，达到降低功耗的效果。研究表明，常见的ge2sb2te5、sb2te3及其掺杂体系的晶粒尺寸和热导率之间呈近似线性关系，ge2sb2te5、sb2te3及其掺杂体系的晶粒尺寸越小，热导率越小。所以，掺杂tite2的sb2te3相变存储单元晶粒尺寸减小，热导率也减小。随着tite2掺杂比例的增加，热导率进一步降低。研究表明，导热性是降低功耗的关键。导热性控制着热传输以及热损失。使用相同的热源，热导率降低，热量散失减少，工作区域的温度升高，达到相同熔化温度所需的热量减小，reset功耗也就随之降低。本发明选择的tite2材料本身就具有较低的热导率，在sb2te3中掺杂tite2可以有效减少相变层的热量散失，进而降低reset功耗。
101.实施例12：
102.对实施例7制备的相变存储器进行电阻漂移测试，测试结果如图10所示。图10中(a)(b)(c)分别是sb2te3、(tite2)
0.1
(sb2te3)
0.9
和(tite2)
0.4
(sb2te3)
0.6
相变存储器电阻阻值随时间的变化曲线。先对相变存储单元施加200ns脉宽，100ns上升、下降沿的set脉冲，使其转变为晶态。然后施加50ns脉宽，8ns上升、下降沿的reset脉冲，使其转变为非晶态。循环操作后，分别对晶态和非晶态相变存储单元施加100mv的小电压，并持续读取电阻阻值。每隔6ms读取一次电阻阻值，一共读取50000次，累计时长为3 000s。计算得到非晶态时，sb2te3相变存储单元电阻漂移系数为0.003，(tite2)
0.1
(sb2te3)
0.9
为0.001，(tite2)
0.4
(sb2te3)
0.6
为0.0007。晶态时，sb2te3相变存储单元电阻漂移系数为0.001，(tite2)
0.1
(sb2te3)
0.9
为0.0006，(tite2)
0.4
(sb2te3)
0.6
为0.00004。
103.对比可知，掺杂tite2的sb2te3相变存储器的电阻漂移系数明显低于sb2te3相变存储器。且tite2掺杂比例越大，电阻漂移系数越小。对其机理分析如下：结构弛豫是电阻漂移的主要来源。掺杂tite2的sb2te3相变层中晶粒尺寸减小，因此晶界所占体积比增加，且掺杂比例越大，晶界所占体积比越大。晶界的存在限制了相变材料原子的移动，从而抑制了晶界附近的结构弛豫。相变材料呈非晶态时，仍保持晶态的tite2局部结构可以看作是材料内部的钉扎点，抑制附近的非晶态sb2te3结构弛豫。tite2的掺杂比例越高，这种抑制效果越明
显。所以，掺杂tite2可以有效抑制sb2te3相变存储器的电阻漂移，且tite2掺杂比例越大，电阻漂移系数越小。
104.本技术从实际制备出发，对比传统sb2te3和掺杂tite2的sb2te3相变薄膜及相变存储器的性能，论证了掺杂tite2可以在不牺牲sb2te3的set速度的前提下提升其非晶稳定性，甚至能进一步提高其set速度。本专利还论证了掺杂tite2还可以有效降低sb2te3相变存储单元的reset功耗并且能抑制电阻漂移。
105.本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。