半导体器件的制备方法与流程

1.本技术涉及半导体器件领域，具体涉及半导体器件的制备方法。


背景技术：

2.由于小尺寸、多功能和/或低制造成本等特性，半导体器件已被广泛地用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。
3.在半导体器件的生产过程中，经常涉及到对半导体器件进行热处理的工序流程。在热处理的过程后，经常会产生半导体器件电性的变化，导致一些需要被隔绝的漏电流没有被隔绝，造成半导体器件的电性毁损，因此，如何解决或者优化上述问题，是本领域较为关注的议题。


技术实现要素：

4.鉴于此，本技术提供一种半导体器件的制备方法，能降低热处理后所述半导体器件发生电性毁损的几率。
5.本技术提供了一种半导体器件的制备方法，包括以下步骤：提供衬底，所述衬底包含有源区、绝缘区，以及形成在所述有源区与绝缘区中的埋入式栅极结构；在所述衬底以及埋入式栅极结构的上表面形成第一堆叠结构；在所述第一堆叠结构内形成第一沟槽，所述第一沟槽暴露所述衬底内的有源区以及埋入式栅极结构；在所述第一沟槽内填充第一非晶材料填充层，所述第一非晶材料填充层中至少掺杂有第一掺杂离子，所述第一掺杂离子中至少包括碳离子。
6.可选的，在所述第一沟槽内填充第一非晶材料填充层时，包括以下步骤：在所述第一沟槽内填满第一材料层；对填充于所述第一沟槽内的第一材料层进行第一掺杂离子注入，从而形成所述第一非晶材料填充层。
7.可选的，所述第一掺杂离子还包括磷离子，通过磷化氢提供所述磷离子，通过乙烯或甲烷中的至少一种提供所述第一掺杂离子中的碳离子。
8.可选的，通过通入磷化氢和甲烷，实现磷离子和碳离子的掺杂，且磷化氢的流量范围为50sccm至500sccm，甲烷的流量范围为20sccm至200sccm；和/或：通过通入乙烯和甲烷的混合气体，提供所述碳离子，且乙烯和甲烷的比例为5：1至1:20。
9.可选的，基于以下步骤在所述衬底以及埋入式栅极结构的上表面形成第一堆叠结构；在所述衬底和所述埋入式栅极结构的上表面依次堆叠形成第一隔断层、第二隔断层和第三隔断层，且所述第二隔断层的材料与所述第一非晶材料填充层的材料相同。
10.可选的，所述衬底内部形成有多个有源区以及绝缘区，且各个所述有源区之间以所述绝缘区隔开，所述第一沟槽暴露所述有源区，并部分暴露所述绝缘区的内部。
11.可选的，所述第一非晶材料填充层的材料包括非晶硅或多晶硅中的至少一种。
12.可选的，在所述第一沟槽内填充所述第一非晶材料填充层后，还包括以下步骤：对
所述第一非晶材料填充层进行热处理，热处理温度大于或等于100℃，热处理时长大于或等于1h，且热处理后形成的晶粒尺寸范围为1-5nm。
13.可选的，在所述第一沟槽内填充所述第一非晶材料填充层后，还包括以下步骤：在所述第一非晶材料填充层表面形成第二堆叠结构，所述第二堆叠结构中至少包括金属材料层；在所述第一堆叠结构和第二堆叠结构内形成第二沟槽，所述第二沟槽在所述衬底上表面的投影与所述第一沟槽在所述衬底上表面的投影至少部分重合。
14.可选的，在所述第一沟槽内填充所述第一非晶材料填充层前，还包括以下步骤：在所述第一沟槽内形成第二填充层，所述第二填充层中的第一掺杂离子的浓度为0，所述第二填充层包括多晶硅层，且所述第二填充层的上顶面低于衬底上表面。
15.在该实施例中，由于所述第一掺杂离子中至少包括碳离子，由于碳原子的存在，可以减少该第一非晶材料填充层在热处理后发生晶化的几率，从而避免晶化后半导体器件出现电性损失的几率。并且，还可以减少晶粒的尺寸，防止较大的晶粒在填充到所述沟槽内时造成的空隙问题，使后续可以形成具有更大深宽比的沟槽结构。
附图说明
16.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为一实施例中所述半导体器件的制备方法的步骤流程示意图。
18.图2为一实施例中所述半导体器件的所述衬底的结构示意图。
19.图3为一实施例中在所述衬底以及埋入式栅极结构的上表面形成第一堆叠结构后的结构示意图。
20.图4为一实施例中在所述第一堆叠结构内形成第一沟槽的结构示意图。
21.图5一实施例中在所述第一沟槽内形成第一材料层的结构示意图。
22.图6为一实施例中基于所述第一材料层形成第一非晶材料填充层的结构示意图。
23.图7为一实施例中基于所述第一堆叠结构形成第二堆叠结构的结构示意图。
具体实施方式
24.研究发现，热处理后半导体器件容易发生电性毁损的重要原因在于，热处理过程中，会造成半导体器件中一些材料层的晶体结构的变化，导致这些材料层对漏电流等的阻挡变小或消失，从而导致了半导体器件的电性毁损问题。例如在热处理后，非晶硅、多晶硅等转换成了单晶硅，这可能会导致所述非晶硅、多晶硅材料层对漏电流等的阻挡变小或消失。
25.为了解决上述问题，以下提供了一种半导体器件的制备方法，来解决或优化上述问题。
26.以下结合附图以及实施例，对所述半导体器件的制备方法作进一步的说明。
27.请参阅图1，为一实施例中所述半导体器件的制备方法的步骤流程示意图。
28.在该实施例中，所述半导体器件的制备方法包括以下步骤：步骤s1：提供衬底101，
所述衬底101包含有源区1021、绝缘区，以及形成在所述有源区1021和绝缘区103中的埋入式栅极结构102；步骤s2：在所述衬底101以及埋入式栅极结构102的上表面形成第一堆叠结构107；步骤s3：在所述第一堆叠结构107内形成第一沟槽200，所述第一沟槽200暴露所述衬底101内的有源区1021以及埋入式栅极结构102；步骤s4：在所述第一沟槽200内填充第一非晶材料填充层301，所述第一非晶材料填充层301中至少掺杂有第一掺杂离子，所述第一掺杂离子中至少包括碳离子。
29.在该实施例中，由于所述第一掺杂离子中至少包括碳离子，由于碳原子的存在，可以减少该第一非晶材料填充层301在热处理后发生晶化的几率，从而避免晶化后半导体器件出现电性损失的几率。
30.并且，还可以减少晶粒的尺寸，防止较大的晶粒在填充到所述沟槽内时造成的空隙问题，使后续可以形成具有更大深宽比的沟槽结构。
31.请参阅图2，为一实施例中所述衬底101的结构示意图。
32.在该实施例中，所述衬底101包括硅(si)，例如晶体si，多晶硅或非晶si中的至少一种，也可以包括其他半导体材料，例如锗(ge)，硅锗(sige)，碳化硅(sic)，砷化镓(gaas)，砷化铟(inas)或磷化铟(inp)。
33.在一些实施例中，衬底101内的有源区1021为导电区域，可以是掺杂有杂质的阱，或掺杂有杂质的其他结构。
34.在一些实施例中，有源区1021可能是具有规则的形状，例如长条状，且呈规则排列方式。所述有源区1021内形成有栅极结构。
35.在图2所示的实施例中，所述衬底101内形成有绝缘区103，用于分割所述有源区1021。各个有源区1021可以等间距排列。在一些实施例中，所述绝缘区103可以包括浅沟槽绝缘区(sti)，由浅沟槽以及浅沟槽内填充的绝缘材料构成。所述绝缘材料包括氧化硅、氮化硅、氮氧化硅等绝缘介质材料中的至少一种。
36.在图2所示的实施例中，埋入式栅极结构102形成在所述衬底101内，所述埋入式栅极结构102包括介电层500、金属氮化物层105、栅极电极104以及栅极盖层106。
37.在一些实施例中，所述栅极电极104可以是金属铜、金属钨、金属铝等金属导电材料制备形成，在图2所示的实施例中，所述栅极电极104由金属钨制备形成。
38.在一些实施例中，所述介电层500至少包括一个单独的材料层，且所述介电层500、金属氮化物层105环绕所述栅极电极设置。所述介电层500包括氧化物层、氮化物层以及氮氧化物层中的至少一种材料层，所述金属氮化物层105包括氮化钛等。在一些实施例中，所述介电层包括两个材料层，其中第一绝缘材料层为二氧化硅层，第二绝缘材料层为氮化硅(sin
x
)层，所述第一绝缘材料层为最外层。
39.在一些实施例中，所述埋入式栅极结构形成在所述绝缘区103，由所述绝缘区103中的介电材料层沟槽所述埋入式栅极结构的介电层。
40.在一些实施例中，所述栅极盖层106可以在栅极电极以及介电层上，并且可以被掩埋在所述衬底101内部。所述栅极盖层106包括氧化物层、氮化物层以及氮氧化物层中的至少一种材料层，在图2所示的实施例中，所述栅极盖层106为氮化硅(sin
x
)层。
41.所述第一沟槽200暴露所述有源区1021，并部分暴露所述埋入式栅极结构102的内部。在图2所示的实施例中，所述第一沟槽200位于相邻两埋入式栅极结构102之间，暴露所
述埋入式栅极结构102的内部，用于形成与所述埋入式栅极结构102电连接的多晶硅插塞，并且，形成于所述第一沟槽200内的多晶硅覆盖多个所述埋入式栅极结构102。
42.在该实施例中，由于所述第一掺杂离子中至少包括碳离子，因此能够有效降低在经过高温处理后，所述第一材料层300的晶化几率，从而减小第一材料层300中晶粒的大小，并优化之后进行的位线结蚀刻后形成的沟槽的深宽比。
43.研究发现，当材料层中掺杂有碳离子时，材料层在高温处理后晶化的几率大大降低，能够有效的防止晶化后填充材料晶粒大小的增大。
44.在一些实施例中，所述第一掺杂离子还包括磷离子，通过磷化氢提供所述磷离子，通过乙烯或甲烷中的至少一种提供所述第一掺杂离子中的碳离子。
45.在一些实施例中，通过通入磷化氢和甲烷，实现磷离子和碳离子的掺杂，且磷化氢的流量范围为50sccm至500sccm，甲烷的流量范围为20sccm至200sccm；和/或：通过通入乙烯和甲烷的混合气体，提供所述碳离子，且乙烯和甲烷的比例为5：1至1:20。
46.实际上，也可通过通入其他含碳的分子，来提供掺杂所用的碳离子。在进行离子掺杂时，会对通入的气体进行电离，使碳从原子态转换为离子态。通常可以使用离子掺杂机台来实现。所述离子掺杂机台可以用于提供掺杂离子，以及控制掺杂离子的注入能量、注入剂量以及注入方向等，本领域的技术人员可以通过控制所述离子掺杂机台的电学参数，以及相应的前驱体的通入量，来控制上述参数。
47.在一些实施例中，在进行所述第一离子掺杂时，仅通过乙烯提供所述碳离子。研究发现，通入的所述乙烯的量越多，所述晶粒的粒径越小。具体的，研究发现，当提供0sccm的乙烯时，对应至不在所述第一材料层300中掺杂碳离子，此时，所述第一材料层300的晶粒大小约为314nm；当提供x sccm的乙烯，从而提供碳离子时，所述第一材料层300的晶粒大小为278nm；当提供5x sccm的乙烯时，所述第一材料层300的晶粒大小为67nm；当提供10x sccm的乙烯时，所述第一材料层300的晶粒大小为19nm。
48.因此，本领域的技术人员可以根据需要控制所述碳离子的掺杂量。在一些实施例中，提供5x sccm的乙烯，从而具有较小的晶粒大小，以及较少的乙烯用量。
49.请参阅图3，为一实施例中在所述衬底101上表面形成第一堆叠结构107后的结构示意图。
50.在该实施例中，所述第一堆叠结构107包括第一隔断层、第二隔断层1084和第三隔断层1085，基于以下步骤在所述衬底101以及所述埋入式栅极结构102的上表面形成第一堆叠结构107；在所述衬底101和所述埋入式栅极结构102的上表面依次堆叠形成第一隔断层、第二隔断层1084和第三隔断层1085，且所述第二隔断层的材料与所述第一非晶材料填充层301的材料相同。
51.所述第一隔断层、第二隔断层1084和第三隔断层1085的材料与所述半导体器件的具体用途相适应。在一些实施例中，所述半导体器件用于制备存储器，因此所述第一隔断层、第二隔断层1084和第三隔断层1085可以是氮化硅层、氧化硅层、氮氧化硅层等多种绝缘材料的至少一种。在所述半导体器件用于其他用途时，所述第一隔断层、第二隔断层1084和第三隔断层1085也可根据需要进行修改。
52.在图2所示的实施例中，所述第一隔断层包括三个依次设置的子层，其中第一子层1081设置在所述衬底101上表面，并覆盖所述埋入式栅极结构的上方，所述第二子层1082位
于第一子层1081上方，所述第三子层1083位于所述第二子层1082上方。
53.所述三个依次设置的子层可以由氮化硅层、氧化硅层、氮氧化硅层等多种绝缘材料的至少一种构成。实际上，所述第一隔断层还可以仅包括一个膜层，或两个膜层，四个以上的膜层。
54.请参阅图4，为一实施例中在所述第一堆叠结构107内形成第一沟槽200的结构示意图。
55.在该实施例中，在所述第一堆叠结构107内形成第一沟槽200，且所述第一沟槽200位于相邻两埋入式栅极结构之间，并部分暴露所述埋入式栅极结构的内部。
56.在一些实施例中，在所述第一沟槽200内填充第一非晶材料填充层301时，包括以下步骤：在所述第一沟槽200内填满第一材料层300，此处请参阅图5；对填充于所述第一沟槽200内的第一材料层300进行第一掺杂离子注入，从而形成所述第一非晶材料填充层301，此处请参阅图6。
57.在一些实施例中，可以采用物理气相沉积、化学气相沉积、原子层沉积等方法中的至少一种，在所述第一沟槽200内填充所述第一材料层300。在一些实施例中，采用通有硅烷的低压化学气相淀积设备，在第一沟槽200内填满第一材料层300。
58.在一些实施例中，在进行了第一掺杂离子注入的前后，还可使用cmp(chemical mechanical polishing，化学机械研磨)的方法，对所述第一材料层300或所述第一非晶材料填充层301的上表面进行掩膜抛光，以获取较为平坦的第一材料层300或第一非晶材料填充层301上表面。
59.在一些实施例中，所述第一非晶材料填充层301的材料包括非晶硅或多晶硅中的至少一种。这与所述半导体结构最终要形成的器件本身相关。在一些实施例中，所述半导体结构最终要形成半导体存储器器件，因此所述第一非晶材料填充层301包括非晶硅或多晶硅，从而形成非晶硅或多晶硅插塞，以实现后续的制备过程。
60.在一些实施例中，在所述第一沟槽200内填充所述第一非晶材料填充层301后，还包括以下步骤：对所述第一非晶材料填充层301进行热处理，热处理温度大于或等于100℃，热处理时长大于或等于1h，且热处理后形成的晶粒尺寸范围为1nm-5nm。由于所述第一掺杂离子中具有碳离子，因此可以有效阻止所述热处理过程中导致的所述非晶硅材料或者多晶硅材料的晶化。
61.在一些实施例中，所述热处理的温度至少为550度，并且，所述热处理可以包括多次热处理，如在1025℃的温度下进行快速热处理(rtp，rapid thermal processing)，以及对刻蚀停止层进行630℃的热处理，以及650℃的退火处理，和位线的氮化硅掩膜的550℃热处理。
62.在一些实施例中，在所述第一沟槽200内填充所述第一非晶材料填充层301后，还包括以下步骤：在所述第一非晶材料填充层301表面形成第二堆叠结构110，所述第二堆叠结构110中至少包括金属材料层，此处可以参阅图7；在所述第一堆叠结构107和第二堆叠结构110内形成第二沟槽，所述第二沟槽在所述衬底101上表面的投影与所述第一沟槽200在所述衬底101上表面的投影至少部分重合。
63.在一些实施例中，所述金属材料层包括钛硅氮化层、钨硅层或钨层中的至少一种。所述金属材料层直接形成在所述第一非晶材料填充层301表面，所述第一非晶材料填充层
301中的第一离子掺杂也能够有效降低所述第一非晶材料填充层301与所述金属材料层的界面间的接触阻抗。
64.在一些实施例中，在所述第一沟槽200内填充所述第一非晶材料填充层301前，还包括以下步骤：在所述第一沟槽200内形成第二填充层，所述第二填充层中的第一掺杂离子的浓度为0，所述第二填充层包括多晶硅层，且所述第二填充层的上顶面低于衬底上表面。所述多晶硅层具有较好的电性特点，因此可以先使用多晶硅填充所述第一沟槽200，以保证基于所述第一沟槽200形成的插塞在导电时的导电性。所述第二填充层的上顶面低于衬底101上表面，以保证所述第一沟槽200内还保留有第一非晶材料填充层301的填充空间。
65.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。