半导体结构及其形成方法与流程

1.本发明的实施例涉及半导体结构及其形成方法。


背景技术：

2.电子行业正在经历对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件同时能够支持更多数量的日益复杂和精密的功能。因此，在半导体工业中存在制造低成本、高性能和低功率集成电路(ic)的持续趋势。到目前为止，这些目标在很大程度上是通过按比例缩小半导体ic尺寸(例如，最小部件尺寸)来实现的，并且从而提高生产效率并降低相关成本。然而，这种小型化在半导体制造工艺中引入了更大的复杂性。因此，实现半导体ic和器件的持续进步需要半导体制造工艺和技术的类似进步。
3.最近，为了通过增加栅极-沟道耦合、降低截止状态电流和降低短沟道效应(sce)来改进栅极控制，已经引入了多栅极器件。已经引入的一种这样的多栅极器件是全环栅晶体管(gaa)。gaa器件得名于栅极结构，该栅极结构可以在沟道区域周围延伸，并在两侧或四侧上提供对沟道的访问。gaa器件与传统的互补金属氧化物半导体(cmos)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻sce的同时积极按比例缩小。然而，在纳米线周围的gaa部件的制造的集成可能具有挑战性。例如，虽然前方法已经在许多方面是令人满意的，但仍需要继续改进。


技术实现要素：

4.本发明的一些实施例提供了一种半导体结构，包括：纳米结构，彼此分隔开并且堆叠在衬底上方；栅极堆叠件，环绕纳米结构；以及介电鳍结构，通过栅极堆叠件与纳米结构横向间隔开，其中，介电鳍结构包括内衬层和位于内衬层上的填充层，其中，内衬层位于填充层和栅极堆叠件之间，其中，内衬层由含碳介电材料制成，并且其中，内衬层的碳浓度在从栅极堆叠件到填充层的方向上变化。
5.本发明的另一些实施例提供了一种半导体结构，包括：第一源极/漏极部件，邻接第一纳米结构；第二源极/漏极部件，邻接第二纳米结构；以及介电鳍结构，位于第一源极/漏极部件和第二源极/漏极部件之间，其中，介电鳍结构包括填充层和内衬层，内衬层包括位于填充层和第一源极/漏极部件之间的第一部分，以及位于填充层和第二源极/漏极部件之间的第二部分，其中，内衬层包括碳，其中，内衬层的第一部分的碳浓度从第一源极/漏极部件朝向填充层降低。
6.本发明的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成第一半导体鳍结构和第二半导体鳍结构；形成内衬层以部分地填充第一半导体鳍结构和第二半导体鳍结构之间的间隙，其中，形成内衬层包括执行多个沉积循环，其中，每个沉积循环包括：在第一时间段内引入含碳前体；以及在第二时间段内引入含硅前体，其中，第一时间段与第二时间段的比率随着沉积循环的进行而降低；在内衬层上方形成填充层以填充间隙的剩余部分；以及蚀刻第一半导体鳍结构以形成第一源极/漏极凹槽并且蚀刻第二半
导体鳍结构以形成第二源极/漏极凹槽，其中，第一源极/漏极凹槽暴露内衬层的第一侧壁，其中，第二源极/漏极凹槽暴露内衬层的第二侧壁。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a至图1k是示出了根据本公开的一些实施例的在各个中间阶段处形成的半导体结构的立体图。
9.图1f-1、图1g-1、图1h-1、图1i-1、图1j-1、图1k-1、图1k-2和图1k-3、图1l-1、图1l-2和图1l-3、图1m-1、图1m-2和图1m-3、图1n-1、图1n-2和图1n-3、图1o-1、图1o-2和图1o-3、图1p-1、图1p-2和图1p-3，以及图1q-1、图1q-2和图1q-3是示出了根据本公开的一些实施例的在各个中间阶段处形成的半导体结构的截面图。
10.图2是示出了根据本公开的一些实施例的用于形成内垫层的原子层沉积(ald)的沉积循环的示意图。
11.图3a至图3e是显示了根据本公开的一些实施例的在退火工艺之前的内衬层的碳浓度的各个分布的示意图。
12.图4a至图4e是显示了根据本公开的一些实施例的在退火工艺之后的内衬层的碳浓度的各个分布的示意图。
13.图5a-1、图5a-2和图5a-3、图5b-1、图5b-2和图5b-3、图5c-1、图5c-2和图5c-3、以及图5d-1、图5d-2和图5d-3是示出了根据本公开的一些实施例的在各个中间阶段处形成的半导体结构的截面图。
14.图6a以及图6b-1、图6b-2和图6b-3是示出了根据本公开的一些实施例的在各个中间阶段处形成的半导体结构的截面图。
15.图7a-1、图7a-2和图7a-3以及图7b-1、图7b-2和图7b-3是示出了根据本公开的一些实施例的在各个中间阶段处形成的半导体结构的截面图。
具体实施方式
16.以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
17.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描
述符可以同样地作出相应的解释。
18.描述了实施例的一些变体。在各个视图和示出性实施例中，相似的附图标号用于表示相似的元件。应当理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以替换或消除所描述的一些操作。
19.可以通过任何合适的方法来图案化下面描述的全环栅极(gaa)晶体管结构。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化结构。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化gaa结构。
20.提供了半导体结构的实施例。例如，一些实施例提供了具有介电鳍结构的半导体结构。介电鳍结构包括内衬层和嵌套在内衬层内的填充层。内衬层的碳浓度变化，例如，碳浓度可以从面向源极/漏极部件的第一侧朝面向填充层的第二侧降低。结果，内衬层可以在第一侧上表现出良好的抗蚀刻性并且在第二侧上表现出良好的抗氧化性。因此，可以扩大用于制造半导体器件的工艺窗口，并且可以提高所生成的半导体器件的制造良率。
21.图1a是根据一些实施例的半导体结构100的立体图。根据一些实施例，如图1a所示，半导体结构100包括衬底102和位于衬底102上方的半导体鳍结构104。尽管在图1a中示出了两个半导体鳍结构104，但数量不限于两个。
22.衬底102可以是半导体晶圆、半导体芯片(或管芯)等的部分。在一些实施例中，衬底102是硅衬底。在一些实施例中，衬底102包括诸如锗的元素半导体；诸如氮化镓(gan)、碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)和/或锑化铟(insb)的化合物半导体；诸如sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或它们的组合。此外，衬底102可以可选地包括外延层(epi层)，可以应变衬底102以增强性能，衬底102可以包括绝缘体上硅(soi)结构，和/或具有其他合适的增强部件。
23.为了更好地理解半导体结构100，在本发明的图中提供了x-y-z坐标参考。x轴和y轴通常沿着平行于衬底102的主表面的横向(或水平)方向定向。y轴横向于(例如，基本垂直于)x轴。z轴通常沿垂直于衬底102的主表面(或xy平面)的垂直方向定向。
24.根据一些实施例，半导体鳍结构104具有平行于x方向的纵轴。根据一些实施例，半导体鳍结构104包括沟道区和源极/漏极区，其中，沟道区被限定在源极/漏极区之间。源极/漏极指的是源极和/或漏极。需要说明的是，在本发明中，源极和漏极可以互换使用，并且它们的结构基本相同。x方向也可以被称为沟道延伸方向，使得所生成的半导体器件(例如，纳米结构晶体管)的电流在x方向上流过沟道。栅极结构或栅极堆叠件将形成为具有平行于y方向的纵轴并且延伸跨过和/或围绕半导体鳍结构104的沟道区。y方向也可以被称为栅极延伸方向。
25.根据一些实施例，如图1a所示，每个半导体鳍结构104包括由衬底102的部分形成的下部鳍元件104l和由包括交替的第一半导体层106和第二半导体层108的外延堆叠件形成的上部鳍元件。
26.根据一些实施例，半导体鳍结构104的形成包括使用外延生长工艺在衬底102上方形成外延堆叠件。根据一些实施例，外延堆叠件包括交替的第一半导体层106和第二半导体
层108。外延生长工艺可以是分子束外延(mbe)、金属有机化学气相沉积(mocvd)或气相外延(vpe)或其他合适的技术。
27.在一些实施例中，第一半导体层106由第一半导体材料制成并且第二半导体层108由第二半导体材料制成。根据一些实施例，用于第一半导体层106的第一半导体材料具有与用于第二半导体层108的第二半导体材料不同的晶格常数。在一些实施例中，第一半导体材料和第二半导体材料具有不同的氧化速率和/或蚀刻选择性。在一些实施例中，第一半导体层106由sige制成，其中，锗(ge)在sige中的百分比在约20原子％至约50原子％的范围内，并且第二半导体层108由纯的或基本纯的硅制成。在一些实施例中，第一半导体层106是si
1-x
ge
x
，其中，x大于约0.3，或ge(x＝1.0)，并且第二半导体层108是si或si
1-y
gey，其中y小于约0.4，并且x》y。
28.根据一些实施例，第一半导体层106被配置为牺牲层并且将被去除以形成间隙来容纳栅极材料，并且第二半导体层108将形成在源极/漏极部件之间横向延伸的纳米结构(例如，纳米线或纳米片)并且作为所生成的半导体器件(例如纳米结构晶体管)的沟道。如本文所用的术语，“纳米结构”是指具有圆柱形、条形和/或片形的半导体层。根据一些实施例，栅极结构和栅极堆叠件将形成为跨越纳米结构并包裹在纳米结构周围。
29.在一些实施例中，每个第一半导体层106的厚度在约3nm至约20nm的范围内，诸如约4nm至约12nm。在一些实施例中，每个第二半导体层108的厚度在约3nm至约20nm的范围内，诸如约4nm至约12nm。第二半导体层108的厚度可以大于、等于或小于第一半导体层106的厚度，这可以取决于要填充在第一半导体层106被去除的间隔中的栅极材料的量。在一些实施例中，第一半导体层106的数量比第二半导体层108的数量多一个。也就是说，外延堆叠件的最下层和最上层都是第一半导体层106。尽管在图1a中示出了四个第一半导体层106和三个第二半导体层108，但数量不限于此。通过调整半导体层的数量，可以调整所生成的纳米结构器件的驱动电流。
30.根据一些实施例，然后将外延堆叠件(包括第一半导体层106和第二半导体层108)和下面的衬底102图案化成半导体鳍结构104。在一些实施例中，图案化工艺包括在外延堆叠件上方形成图案化的硬掩模层110和112。在一些实施例中，图案化的硬掩模层110由氧化物(例如氧化硅)制成，并且图案化的硬掩模层112由氮化物(例如氮化硅)制成。根据一些实施例，图案化工艺进一步包括执行蚀刻工艺以去除未由图案化的硬掩模层110和112覆盖的外延堆叠件和衬底102的部分，从而形成沟槽105和从沟槽105之间突出的半导体鳍结构104。蚀刻工艺可以是各向异性蚀刻工艺，例如干法等离子体蚀刻。
31.根据一些实施例，衬底102的从沟槽105之间突出的部分形成半导体鳍结构104的下部鳍元件104l。根据一些实施例，外延堆叠件的剩余部分(包括第一半导体层106和第二半导体层108)形成位于下部鳍元件104l上方的半导体鳍结构104的上部鳍元件。在一些实施例中，半导体鳍结构104被配置为半导体结构100的有源区域(也称为氧化物定义(od))。
32.图1b是根据一些实施例的在形成介电衬垫114和半导体衬垫116之后的半导体结构100的立体图。根据一些实施例，如图1b所示，介电衬垫114和半导体衬垫116依次形成在半导体结构100上方以部分地填充沟槽105。在一些实施例中，介电衬垫114由介电材料制成，诸如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、另一合适的绝缘材料、它们的多层、和/或它们的组合。在一些实施例中，半导体衬垫116由诸如硅(诸如多晶硅)和/或硅锗(诸
如多晶硅锗)的半导体材料制成。在实施例中，介电衬垫114由氧化硅(sio)制成，并且半导体衬垫116由多晶硅制成。在一些实施例中，使用包括cvd(诸如等离子体增强cvd(pecvd)、低压cvd(lpcvd)、高密度等离子体cvd(hdp-cvd)或高纵横比工艺(harp))、原子层沉积(ald)、另一合适的技术和/或它们的组合来共形地沉积介电衬垫114和半导体衬垫116。
33.图1c是根据一些实施例的在形成绝缘材料118之后的半导体结构100的立体图。根据一些实施例，如图1c所示，在半导体衬垫116上方形成绝缘材料118以过填充沟槽105。在一些实施例中，绝缘材料118包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、另一合适的绝缘材料、它们的多层、和/或它们的组合。在一些实施例中，使用诸如lpcvd、pecvd、hdp-cvd、harp、fcvd(可流动cvd)的cvd、ald、另一合适的技术和/或它们的组合来形成绝缘材料118。在一些实施例中，绝缘材料118可以是双层或多层的，例如，衬垫层和位于衬垫层上方的主体层。
34.根据一些实施例，如图1c所示，然后执行平坦化工艺以去除半导体衬垫116的顶表面之上的绝缘材料118的部分，直到暴露半导体衬垫116。在一些实施例中，平坦化工艺是回蚀刻工艺，诸如干法等离子体蚀刻和/或湿法化学蚀刻，和/或化学机械抛光(cmp)工艺。
35.图1d是根据一些实施例的在蚀刻工艺之后的半导体结构100的立体图。根据一些实施例，使用蚀刻工艺(例如诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺、和/或它们的组合)来使绝缘材料118凹进以形成位于半导体鳍结构104之间的沟槽119。根据一些实施例，沟槽119暴露半导体衬垫116的上部部分。根据一些实施例，沟槽119具有与下部鳍元件104l的顶部基本齐平的底表面。
36.根据一些实施例，绝缘材料118的剩余部分被称为隔离结构120，如图1d所示。根据一些实施例，隔离结构120围绕下部鳍元件104l。根据一些实施例，隔离结构120被配置为电隔离半导体结构100的有源区域(例如，半导体鳍结构104)并且还被称为浅沟槽隔离(sti)部件。
37.图1e是根据一些实施例的在形成半导体覆盖层122之后的半导体结构100的立体图。根据一些实施例，如图1e所示，使用外延生长工艺沿半导体衬垫116的暴露的上部部分形成半导体覆盖层122以部分地填充沟槽119。外延生长工艺可以是mbe、mocvd或vpe、另一合适的技术或它们的组合。在一些实施例中，半导体覆盖层122由诸如硅和/或硅锗的半导体材料制成。在实施例中，半导体衬垫116由硅制成并且半导体覆盖层122由硅锗制成。
38.在一些实施例中，半导体衬垫116的暴露的上部部分提供了半导体覆盖层122在半导体衬垫116上生长的半导体表面。根据一些实施例，在外延生长工艺期间，将半导体衬垫116的暴露的上部部分结合到半导体覆盖层122中，并且因此形成半导体覆盖层122的部分。在一些实施例中，由于外延生长工艺的特性，半导体覆盖层122可以基本上不形成在隔离结构120的介电表面上。
39.图1f是根据一些实施例的在形成内衬层124之后的半导体结构100的立体图。图1f-1是根据一些实施例的通过平面y-z切割的半导体结构100的截面图。根据一些实施例，如图1f和图1f-1所示，内衬层124共形地形成在半导体结构100上方以覆盖半导体覆盖层122的上表面和侧壁以及隔离结构120的上表面。根据一些实施例，内衬层124部分地填充沟槽119。
40.在一些实施例中，内衬层124包括含碳介电材料，诸如碳氮化硅(sicn)、碳氮氧化硅(siocn)和/或氧掺杂的碳氮化硅(si(o)cn)。在一些实施例中，内衬层124的介电常数(k)可以低于7。在一些实施例中，内衬层124的介电常数(k)可以低于氧化硅(sio)的k值，诸如低于4.2，等于或低于约3.9，诸如在约3.5至约3.9的范围内。在一些实施例中，内衬层124的碳浓度变化，例如，从与半导体覆盖层122和隔离结构120接合的内表面朝向暴露的外表面降低。
41.在一些实施例中，内衬层124包括在ald腔室中使用ald工艺共形地沉积。在一些实施例中，用于形成内衬层124的ald工艺包括多个沉积循环。每个沉积循环包括一个或多个操作，例如沉积操作、吹扫操作和/或另一适用操作(诸如抽气操作、等离子体操作等)。
42.在一些实施例中，每个沉积循环的沉积操作包括将诸如含碳前体、含硅前体和含氮前体的反应气体引入(或流动或脉冲)到ald腔室中。在一些实施例中，在循环中，在一个沉积操作中一起引入含碳前体、含硅前体和含氮前体。在可选的实施例中，在循环中，在单独的沉积操作中依次执行引入含碳前体、引入含硅前体和引入含氮前体，并且可以改变这些沉积操作的顺序。
43.此外，在循环中，可以在循环开始时或在循环结束时和/或在沉积操作之间执行吹扫操作。用于吹扫操作的气体可以是诸如氩(ar)或氦(he)的惰性气体。
44.在一些实施例中，含碳前体是ch4、c2h4和/或c3h6或者包括ch4、c2h4和/或c3h6，并且为内衬层124提供碳成分。在一些实施例中，含硅前体是sih4、si2h6和/或二氯硅烷(dcs)或者包括sih4、si2h6和/或二氯硅烷(dcs)并且为内衬层124提供硅成分。在一些实施例中，含氮前体是nh3和/或n2或者包括nh3和/或n2，并且为内衬层124提供氮成分。在一些实施例中，可以一起流动载气(例如惰性气体，诸如氩(ar)或氦(he))和反应前体。ald腔室可以配备有多个管线，每个管线可以配备有控制阀，从而控制引入相应气体(例如反应前体、载气、吹扫气体等)的时间段。
45.前体相互反应以形成用于内衬层124的材料的单层。沉积循环可以被重复多次，从而逐层堆叠单层直到内衬层124具有期望的厚度。在一些实施例中，内衬层124的厚度在约3nm至约7nm的范围内。
46.图2是示出了根据一些实施例的用于形成内衬层124的ald的沉积循环的实施例的示意图。根据一些实施例，如图2所示，在循环中，在第一时间段t1j内引入含碳前驱体，在第二时间段t2j内引入含硅前驱体，并且在第三时间段t3j内引入含氮前驱体。下标“j”表示循环的次序，并且为1(第一循环)到“n”(最后的循环)的整数。在一些实施例中，ald工艺的沉积循环可以被重复60至100次(例如，“n”是60至100)。
47.在一些实施例中，引入含碳前体的第一时间段t1j随着沉积循环的进行而变化。例如，根据一些实施例，随着沉积循环的进行，引入含碳前体的第一时间段t1j从第一循环(j＝1)向最后的循环(j＝n)缩短，而引入含硅前体的第二个时间段t2j和引入含氮前体的第三时间段t3j从第一循环(j＝1)至最后的循环(j＝n)保持恒定，如图2所示。
48.例如，第一时间段t11(在第一循环时)可以是从约50秒至约300秒，并且第一时间段tl随着沉积循环的进行而逐渐缩短，并且第一时间段t1n(在最后的循环时)可以少于60秒。在一些实施例中，在最后的循环或最后几个循环中，可以不将含碳前体引入到ald腔室中(例如，t1n为零)。在一些实施例中，引入含硅前体的第二时间段t2j在约10秒至约60秒的
范围内。在一些实施例中，引入含氮前体的第三时间段t3j在约5秒至约100秒的范围内。
49.在一些实施例中，随着沉积循环的进行，第一时间段t1j与第二时间段t2j的比率(t1j/t2j)降低。在一些实施例中，第一时间段t1j与第二时间段t2j的比率(t1j/t2j)在第一循环时从约5-7开始并且在最后的循环时降低到小于约2。在一些实施例中，随着沉积循环的进行，第一时间段t1j与第三时间段t3j的比率(t1j/t3j)降低。在一些实施例中，第一时间段t1j与第三时间段t3j的比率(t1j/t3j)在第一循环时从约5-7开始并且在最后的循环时降低到小于约2。
50.在一些实施例中，在相同操作中引入含碳前体、含硅前体和含氮前体。例如，同时开启用于引入含碳前驱体、含硅前驱体和含氮前驱体的管线的控制阀，并且根据各自的时间段t1、t2和t3关闭该控制阀。
51.在一些实施例中，含碳前体的流速在约10标准立方厘米每分钟(sccm)至约10000sccm的范围内；含硅前驱体的流速在约10sccm至约10000sccm的范围内；并且含氮前驱体的流速在约10sccm至约10000sccm的范围为。在一些实施例中，在约1托至约15托的压力下执行沉积循环。在一些实施例中，ald工艺可以执行100分钟至约240分钟。
52.结果，根据一些实施例，内衬层124中的碳浓度从第一单层(形成在由半导体覆盖层122和隔离结构120提供的表面上)到最后的单层(暴露于环境大气)降低。也就是说，内衬层124的碳浓度从面向半导体覆盖层122和隔离结构120的内表面朝向暴露的外表面降低。应当注意，碳浓度的降低可以基于诸如线性、正弦、抛物线或椭圆函数的数学函数是连续的，或者可以是阶梯式的。
53.根据一些实施例，内衬层124在半导体覆盖层122和内衬层124之间的界面处具有较高的碳浓度，并且因此内衬层124对于后续蚀刻工艺具有良好的抗蚀刻性。根据一些实施例，内衬层124在其暴露的外表面具有较低的碳浓度，并且因此内衬层124具有良好的抗氧化性以防止半导体覆盖层122和半导体层106和108被氧化。这些将在后面详细讨论。
54.图1g是根据一些实施例的在形成填充层126之后的半导体结构100的立体图。图1g-1是根据一些实施例的通过平面y-z截取的半导体结构100的截面图。根据一些实施例，填充层126形成在内衬层124上方以过填充沟槽119的剩余部分，如图1g和图1g-1所示。
55.在一些实施例中，填充层126由介电材料制成，诸如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、氧掺杂的碳氮化硅(si(o)cn)或它们的组合。在一些实施例中，使用cvd(诸如fcvd、lpcvd、pecvd、hdp-cvd或harp)、ald、另一合适的技术和/或它们的组合来沉积填充层126。在一些实施例中，填充层126由介电常数小于约7的介电材料制成。在一些实施例中，填充层126的介电常数(k)可以等于或低于氧化硅(sio)的k值，诸如等于或低于4.2，等于或低于约3.9，诸如在约3.5至约3.9的范围内。
56.在一些实施例中，填充层126和内衬层124由不同的材料制成。在一些实施例中，填充层126由氧化物(诸如由fcvd形成的氧化硅)制成，并且内衬层124由含碳电介质(诸如碳氮化硅(sicn))制成。在一些实施例中，填充层126的介电常数(k)低于内衬层124的介电常数(k)。
57.根据一些实施例，在沉积填充层126之后，对半导体结构100执行退火工艺以致密化填充层126。在一些实施例中，在退火工艺中，将半导体结构100置于诸如使用h2o和n2的混
合物、o2和n2的混合物或h2o、或o2和n2的混合物的氧化环境下的高温腔室或管中。在一些实施例中，可以在200℃至约600℃下执行退火工艺约30秒至约300分钟范围内的持续时间。
58.在一些实施例中，在退火工艺期间，来自高温腔室的氧化气体扩散到内衬层124中，并且可以进一步氧化半导体覆盖层122以及半导体层106和108。如果半导体覆盖层122以及半导体层106和108被氧化，这可能会增加后续工艺的难度和/或减小所生成的纳米结构的尺寸，从而降低所生成的半导体器件的性能。
59.在一些实施例中，具有低碳浓度的内衬层124可以具有更好的阻止氧化气体扩散的能力。根据一些实施例，内衬层124在填充层126和内衬层124之间的界面处具有较低的碳浓度，从而增强该侧上的抗氧化性，这可以降低半导体覆盖层122和半导体层106被氧化的风险。
60.图1h是根据一些实施例的在平坦化工艺之后的半导体结构100的立体图。图1h-1是根据一些实施例的通过平面y-z截取的半导体结构100的截面图。根据一些实施例，对填充层126和内衬层124执行平坦化工艺直到暴露半导体覆盖层122，如图1h和图1h-1所示。在一些实施例中，平坦化工艺是回蚀刻工艺，诸如干法等离子体蚀刻和/或湿法化学蚀刻和/或cmp工艺。
61.图1i是根据一些实施例在形成保护层128之后的半导体结构100的立体图。图1i-1是根据一些实施例的通过平面y-z截取的半导体结构100的截面图。根据一些实施例，蚀刻内衬层124和填充层126以在半导体覆盖层122之间形成凹槽，并且然后在位于蚀刻的内衬层124和蚀刻的填充层126上方的凹槽中形成保护层128，如图1i和图1i-1所示。蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或它们的组合。在一些实施例中，蚀刻的内衬层124和蚀刻的填充层126的上表面位于与最上面的第二半导体层108的上表面基本相等的水平处。
62.保护层128由介电常数大于约7的介电材料制成。在一些实施例中，用于保护层128的介电材料是al2o3、hfo2、zro2、hfalo、hfsio或它们的组合。在一些实施例中，保护层128由与内衬层124和填充层126不同的材料制成。在一些实施例中，使用ald、cvd(诸如lpcvd、pecvd、hdp-cvd、harp或fcvd)、另一合适的技术和/或它们的组合来沉积用于保护层128的介电材料以过填充凹槽。
63.根据一些实施例，对半导体结构100执行平坦化工艺以去除位于图案化的硬掩模层112上方的图案化的硬掩模层112之上的半导体覆盖层122和介电衬垫114的部分，直到暴露图案化的硬掩模层112的上表面，如图1i和图1i-1所示。保护层128的部分也被去除。在一些实施例中，平坦化工艺是cmp、回蚀刻工艺或它们的组合。
64.根据一些实施例，沟槽119中的保护层128、填充层126和内衬层124组合形成介电鳍结构130。在一些实施例中，介电鳍结构130位于半导体鳍结构104之间并且与半导体鳍结构104间隔开。在一些实施例中，介电鳍结构130在x方向上延伸。根据一些实施例，介电鳍结构130具有平行于x方向并且基本上平行于半导体鳍结构104的纵轴。在一些实施例中，介电鳍结构130包括内衬层124、嵌套在内衬层124内的填充层126、以及覆盖内衬层124和填充层126的上表面的保护层128。在一些实施例中，介电鳍结构130也可以被称为混合鳍结构并且被配置为用于切割栅极堆叠件的部分。
65.图1j是根据一些实施例的在一个或多个蚀刻工艺之后的半导体结构100的立体图。图1j-1是根据一些实施例的通过平面y-z截取的半导体结构100的截面图。根据一些实施例，对半导体结构100执行一个或多个蚀刻工艺以使半导体覆盖层122凹进并去除图案化的硬掩模层112和110以及最上面的第一半导体层106，从而暴露最上面的第二半导体层108，如图1j和图1j-1所示。根据一些实施例，在介电鳍结构130之间的半导体鳍结构104上方形成凹槽132。根据一些实施例，在一些实施例中，从凹槽132部分地暴露内衬层124的侧壁。
66.一种或多种蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或它们的组合。在一些实施例中，一个或多个蚀刻工艺将介电鳍结构130的保护层128用作蚀刻掩模，而不需要额外的光刻工艺。
67.图1k是根据一些实施例的在形成伪栅极结构134和栅极间隔件层140之后的半导体结构100的立体图。图1k-1是根据一些实施例的通过图1k中所示的截面i-i截取的半导体结构100的截面图。图1k-2是根据一些实施例的通过图1k中所示的截面ii-ii截取的半导体结构100的截面图。图1k-3是根据一些实施例的通过图1k中所示的截面iii-iii截取的半导体结构100的截面图。根据一些实施例，截面i-i在平行于y方向并且穿过栅极结构134(或栅极堆叠件)的平面中。根据一些实施例，截面ii-ii在平行于y方向并且穿过栅极间隔件层140的平面中。根据一些实施例，截面iii-iii在平行于y方向并且穿过半导体鳍结构104的源极/漏极区的平面中。在后面的图中使用这些参考截面。
68.根据一些实施例，如图1k和图1k-1所示，在半导体结构100上方形成伪栅极结构134。根据一些实施例，伪栅极结构134在半导体覆盖层122、介电鳍结构130和半导体鳍结构104的沟道区上方延伸并且覆盖半导体覆盖层122、介电鳍结构130和半导体鳍结构104的沟道区，并且伪栅极结构134围绕介电鳍结构130的上部部分。根据一些实施例，伪栅极结构134被配置为牺牲结构并且将被有源栅极堆叠件代替。
69.在一些实施例中，伪栅极结构134在y方向上延伸。也就是说，根据一些实施例，伪栅极结构134具有平行于y方向的纵轴。用于说明的目的，图1k示出了一个伪栅极结构134，而并不旨在限制。伪栅极结构134的数量可以取决于半导体器件的设计需求和/或性能考虑。
70.根据一些实施例，如图1k和图1k-1所示，伪栅极结构134包括伪栅极介电层136和形成在伪栅极介电层136上方的伪栅电极层138。在一些实施例中，伪栅极介电层136由一种或多种介电材料制成，诸如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、hfo2、hfzro、hfsio、hftio、hfalo和/或它们的组合。在一些实施例中，使用ald、cvd、热氧化、物理气相沉积(pvd)、另一合适的技术和/或它们的组合来形成介电材料。
71.在一些实施例中，伪栅电极层138由诸如多晶硅和/或多晶硅锗的半导体材料制成。在一些实施例中，伪栅电极层138由诸如金属氮化物、金属硅化物、金属和/或它们的组合的导电材料制成。在一些实施例中，使用cvd、另一合适的技术和/或它们的组合来形成用于伪栅电极层138的材料。
72.在一些实施例中，伪栅极结构134的形成包括在半导体结构100上方沉积用于伪栅极介电层136的介电材料，在介电材料上方沉积用于伪栅电极层138的材料，平坦化用于伪
栅电极层138的材料，以及将介电材料和用于伪栅电极层138的材料图案化成伪栅极结构134。
73.根据一些实施例，图案化工艺包括在用于伪栅电极层138的材料上方形成图案化的硬掩模层(未示出)。根据一些实施例，硬掩模层对应于半导体鳍结构104的沟道区并且与半导体鳍结构104的沟道区重叠。在一些实施例中，图案化的硬掩模层由诸如氮化物(诸如氮化硅)和/或氧化物(诸如氧化硅)的一种或多种介电材料制成。根据一些实施例，蚀刻掉未由图案化的硬掩模层覆盖的用于伪栅电极层138的材料和介电材料，直到暴露出半导体鳍结构104的源极/漏极区
74.根据一些实施例，如图1k和图1k-2所示，然后在伪栅极结构134的相对侧上形成栅极间隔件层140。根据一些实施例，栅极间隔件层140用于偏移随后形成的源极/漏极部件并且用于将源极/漏极部件与栅极结构分隔离。在一些实施例中，栅极间隔件层140由介电材料制成，诸如例如氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和/或氧掺杂的碳氮化硅(si(o)cn)的含硅介电材料。
75.在一些实施例中，栅极间隔件层140的形成包括在半导体结构100上方沉积用于栅极间隔件层140的介电材料。沉积工艺可以是ald、cvd(诸如lpcvd、pecvd、hdp-cvd、harp和fcvd)、另一合适的方法和/或它们的组合。之后，根据一些实施例，执行蚀刻工艺以去除沿伪栅极结构134、半导体鳍结构104和半导体覆盖层122的上表面以及沿介电鳍结构130的上表面和侧壁形成的栅极间隔件层140的介电材料的部分。蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺。在一些实施例中，在没有额外的光刻工艺的情况下执行蚀刻工艺。根据一些实施例，位于伪栅极结构134的侧壁上的介电材料的剩余部分作为栅极间隔件层140。
76.根据一些实施例，图1l-1、图1l-2和图1l-3是形成源极/漏极凹槽142和缺口144和145之后的半导体结构100的截面图，其中，图1l-1对应于截面i-i，图1l-2对应于截面ii-ii，并且图1l-3对应于截面iii-iii。根据一些实施例，执行一个或多个蚀刻工艺以使介电衬垫114、半导体覆盖层122和半导体鳍结构104的源极/漏极区凹进，从而形成源极/漏极凹槽142，如图1l-3所示。根据一些实施例，执行蚀刻工艺直到暴露下部鳍元件104l和隔离结构120。在一些实施例中，根据一些实施例，源极/漏极凹槽142暴露介电鳍结构130的内衬层124的侧壁。
77.蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺。根据一些实施例，栅极间隔件层140和伪栅极结构134可以作为蚀刻掩模，使得在伪栅极结构134的相对侧自对准形成源极/漏极凹槽142。在一些实施例中，执行蚀刻工艺而不需要额外的光刻工艺。
78.根据一些实施例，保护层128可以保护下面的内衬层124和填充层126免受被凹进。在一些实施例中，未由伪栅极结构134和栅极间隔件层140覆盖的保护层128的部分被轻微地蚀刻或保持基本未被蚀刻。在可选的实施例中，未由伪栅极结构134和栅极间隔件层140覆盖的保护层128的部分可以被部分地凹进或完全被去除。
79.在一些实施例中，在形成源极/漏极凹槽142的蚀刻工艺期间，还将蚀刻剂暴露于内衬层124。如以上所讨论的，内衬层124在半导体覆盖层122和内衬层124之间的界面处(例如，在内衬层124面向源极/漏极凹槽142的侧上)具有较高的碳浓度，从而增强抗蚀刻性。较高的抗蚀刻性可以减少介电鳍结构130的内衬层124的消耗，并且可以防止/减少对填充层
126的损坏，从而防止/减少介电鳍结构130的塌陷、变窄和/或摆动和/或增加后续工序的难度。
80.之后，根据一些实施例，如图1l-2所示，执行蚀刻工艺以从源极/漏极凹槽142向沟道区、半导体鳍结构104的第一半导体层106横向凹进以形成缺口144并横向凹进半导体覆盖层122和介电衬垫114以形成缺口145。在一些实施例中，蚀刻工艺是各向同性蚀刻，诸如干法化学蚀刻、远程等离子体蚀刻、湿法化学蚀刻、另一种合适的技术和/或它们的组合。
81.根据一些实施例，缺口144形成在相邻的第二半导体层108之间以及最下面的第二半导体层108和下鳍元件104l之间。根据一些实施例，缺口145形成在介电鳍结构130和半导体鳍结构104的第二半导体层108之间。在一些实施例中，缺口144和缺口145彼此连接。在一些实施例中，缺口144和缺口145位于栅极间隔件层140正下面。
82.在一些实施例中，在形成缺口144和缺口145的蚀刻工艺期间，还将内衬层124暴露于蚀刻剂。如以上讨论的，内衬层124在半导体覆盖层122和内衬层124之间的界面处(例如，在内衬层124面向源极/漏极凹槽142的侧上)具有较高的碳浓度，从而增强抗蚀刻性。较高的抗蚀刻性可以减少介电鳍结构130的内衬层124的消耗并防止/减少对填充层126的损坏，从而防止/减少介电鳍结构130的塌陷、变窄和/或摆动和/或增加后续工序的难度。
83.根据一些实施例，图1m-1、图1m-2和图1m-3是形成内部间隔件层146和源极/漏极部件148之后的半导体结构100的截面图，其中，图1m-1对应于截面i-i，图1m-2对应于截面ii-ii，并且图1m-3对应于截面iii-iii。根据一些实施例，内部间隔件层146形成位于缺口144和145中的第一半导体层106和半导体覆盖层122的暴露侧壁上，如图1m-2所示。在一些实施例中，根据一些实施例，内部间隔件层146形成在栅极间隔件层140正下面。根据一些实施例，内部间隔件层146插入在随后形成的源极/漏极部件和栅极堆叠件之间以避免源极/漏极部件和栅极堆叠件直接接触，并且内部间隔件层146被配置为降低栅极堆叠件和源极/漏极部件(例如cgs和cgd)之间的寄生电容。
84.在一些实施例中，内部间隔件层146由含硅介电材料制成，诸如氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和/或氧掺杂的碳氮化硅(si(o)cn)。在一些实施例中，内部间隔件层146由低k介电材料制成。例如，内部间隔件层146的介电常数可以低于氧化硅(sio)的k值，诸如低于4.2，等于或低于约3.9，诸如在约3.5至约3.9的范围内。
85.内部间隔层件146的形成包括在半导体结构100上方沉积用于内部间隔件层146的介电材料以过填充缺口144和145，并且然后回蚀刻介电材料以去除缺口144和145外部的介电材料。根据一些实施例，保留在缺口144和145中的介电材料的部分形成内部间隔件层146。在一些实施例中，沉积工艺包括ald、cvd(例如pecvd、lpcvd或harp)、另一合适的技术和/或它们的组合。在一些实施例中，回蚀刻工艺包括诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺、和/或它们的组合。
86.根据一些实施例，使用外延生长工艺在源极/漏极凹槽142中形成位于半导体鳍结构104的下部鳍元件104l上方源极/漏极部件148，如图1m-3所示。外延生长工艺可以是mbe、mocvd或vpe、另一合适的技术或它们的组合。根据一些实施例，源极/漏极部件148形成在伪栅极结构134的相对侧上。
87.在一些实施例中，在x方向上生长源极/漏极部件148以邻接半导体鳍结构104的第二半导体层108和内部间隔件层146并且与半导体鳍结构104的第二半导体层108和内部间隔件层146接触。在一些实施例中，在y方向上生长源极/漏极部件148以邻接介电鳍结构130的内衬层124并且与介电鳍结构130的内衬层124接触。根据一些实施例，介电鳍结构130限制源极/漏极部件148的横向生长(在y方向上)，并且因此源极/漏极部件148在y方向上具有较小的尺寸。
88.在没有形成介电鳍结构的情况下，由于横向生长，源极/漏极部件可能在y方向上具有更宽的尺寸，并且相邻的源极/漏极部件甚至可能彼此合并。在y方向上具有较窄宽度的源极/漏极部件148可以降低栅极堆叠件和源极/漏极部件之间的寄生电容，从而提高半导体器件的性能(例如，速度)。在一些实施例中，源极/漏极部件148的顶表面位于比介电鳍结构130的顶表面低的水平处。
89.在一些实施例中，源极/漏极部件148由用于n型半导体器件或p型半导体器件的任何合适的半导体材料制成。在半导体鳍结构104将形成为n型纳米结构器件(诸如n沟道gaafet)的一些实施例中，源极/漏极部件148由诸如sip、sias、sicp、sic、si、gaas、另一合适的半导体材料或它们的组合的半导体材料制成。在一些实施例中，在外延生长工艺期间用n型掺杂剂掺杂源极/漏极部件148。例如，n型掺杂剂可以是磷(p)或砷(as)。例如，源极/漏极部件148可以是外延生长的掺杂有磷的si，以形成硅:磷(si:p)源极/漏极部件和/或掺杂有砷的si以形成硅:砷(si:as)源极/漏极部件。
90.在半导体鳍结构104将形成为p型纳米结构器件(诸如p沟道gaa fet)的一些实施例中，源极/漏极部件148由诸如sige、si、gaas，另一合适的半导体材料，或它们的组合的半导体材料制成。在一些实施例中，在外延生长工艺期间用p型掺杂剂掺杂源极/漏极部件148。例如，p型掺杂剂可以是硼(b)或bf2。例如，源极/漏极部件148可以是外延生长的掺杂有硼(b)的sige以形成硅锗:硼(sige:b)源极/漏极部件。
91.根据一些实施例，图1n-1、图1n-2和图1n-3是在形成接触蚀刻停止层(cesl)150和层间介电层152之后的半导体结构100的截面图，其中，图1n-1对应于截面i-i，图1n-2对应于截面ii-ii，并且图1n-3对应于截面iii-iii。根据一些实施例，如图1n-3所示，在半导体结构100上方形成接触蚀刻停止层150。在一些实施例中，接触蚀刻停止层150由诸如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、氧掺杂的碳化硅(sic:o)、氧掺杂的碳氮化硅(si(o)cn)或它们的组合的介电材料制成。在一些实施例中，使用cvd(例如lpcvd、pecvd、hdp-cvd或harp)、ald、另一合适的方法或它们的组合来在半导体结构100上方整体且共形地沉积用于接触蚀刻停止层150的介电材料。
92.之后，根据一些实施例，在接触蚀刻停止层150上方形成层间介电层152，如图1n-3所示。在伪栅极结构134的数量大于两个的一些实施例中，层间介电层152填充伪栅极结构134之间的间隔。
93.在一些实施例中，层间介电层152由介电材料制成，诸如未掺杂的硅酸盐玻璃(usg)，或诸如硼磷硅酸盐玻璃(bpsg)、氟化物掺杂的硅酸盐玻璃(fsg)，磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)的掺杂的氧化硅、和/或另一合适的介电材料。在一些实施例中，层间介电层152和接触蚀刻停止层150由不同的材料制成并且在蚀刻选择性上具有很大的差异。在一些实施例中，使用诸如cvd(诸如hdp-cvd、pecvd、harp或fcvd)、另一合适的技术
和/或它们的组合来沉积用于层间介电层152的介电材料。
94.根据一些实施例，使用诸如cmp来去除形成在伪栅电极层138的上表面之上的用于接触蚀刻停止层150和层间介电层152的介电材料，直到暴露伪栅电极层138。在一些实施例中，还去除用于图案化伪栅极结构134的图案化的硬掩模层。在一些实施例中，层间介电层152、伪栅电极层138和栅极间隔件层140的上表面基本共面。
95.根据一些实施例，图1o-1、图1o-2和图1o-3是在形成栅极沟槽154和间隙156和157之后的半导体结构100的截面图，其中，图1o-1对应于截面i-i，图1o-2对应于截面ii-ii，并且图1o-3对应于截面iii-iii。根据一些实施例，使用一种或多种蚀刻工艺来去除伪栅极结构134以形成栅极沟槽154，如图1o-1所示。在一些实施例中，栅极沟槽154暴露半导体鳍结构104的沟道区、半导体覆盖层122和介电鳍结构130。在一些实施例中，栅极沟槽154还暴露内部间隔件层146的面向沟道区的内侧壁。
96.在一些实施例中，蚀刻工艺包括一种或多种蚀刻工艺。例如，当伪栅电极层138由多晶硅制成时，可以使用诸如四甲基氢氧化铵(tmah)溶液的湿蚀刻剂来选择性地去除伪栅电极层138。例如，随后可以使用等离子体干蚀刻、干法化学蚀刻和/或湿蚀刻来去除伪栅极介电层136。
97.之后，根据一些实施例，执行蚀刻工艺以去除半导体覆盖层122和介电衬垫114以形成间隙157并且去除半导体鳍结构104的第一半导体层106以形成间隙156，如图1o-1所示。可以将内部间隔件层146用作蚀刻工艺中的蚀刻停止层，内部间隔件层146可以保护源极/漏极部件148免受损坏。
98.在一些实施例中，蚀刻工艺包括选择性湿法蚀刻工艺，诸如apm(例如，氢氧化氨-过氧化氢-水混合物)蚀刻工艺。在一些实施例中，湿蚀刻工艺使用诸如氢氧化铵(nh4oh)、tmah、乙二胺邻苯二酚(edp)和/或氢氧化钾(koh)溶液的蚀刻剂。在一些实施例中，内部间隔件层146在蚀刻工艺中作为蚀刻停止层。
99.根据一些实施例，间隙156形成在相邻的第二半导体层108之间以及最下面的第二半导体层108和下部鳍元件104l之间。根据一些实施例，间隙157形成在介电鳍结构130和半导体鳍结构104的第二半导体层108之间。在一些实施例中，间隙156和157还暴露内部间隔件层146的面向沟道区的内侧壁。在一些实施例中，间隙156和间隙157彼此连接。
100.在一些实施例中，在形成间隙156和间隙157的蚀刻工艺期间，还可以将蚀刻剂暴露于内衬层124。如以上讨论的，内衬层124在半导体覆盖层122和内衬层124之间的界面处(例如，在内衬层124的面向间隙156和间隙157的侧上)具有较高的碳浓度，从而增强抗蚀刻性。较高的抗蚀刻性可以减少介电鳍结构130的内衬层124的消耗，并且可以防止/减少对填充层126的损坏，从而防止/减少介电鳍结构130的塌陷、变窄和/或摆动和/或增加后续工序的难度。
101.在蚀刻工艺之后，根据一些实施例，第二半导体层108的四个主表面被暴露，如图1o-1所示。根据一些实施例，暴露的第二半导体层108形成充当所生成的半导体器件(例如，诸如gaa fet的纳米结构晶体管)的沟道层的纳米结构。
102.根据一些实施例，图1p-1、图1p-2和图1p-3是在形成最终的栅极堆叠件158之后的半导体结构100是截面图，其中，图1p-1对应于截面i-i，图1p-2对应于截面ii-ii，并且图1p-3对应于截面iii-iii。根据一些实施例，如图1p-1所示，界面层160形成在纳米结构108
和下部鳍元件104l的暴露表面上。根据一些实施例，界面层160环绕纳米结构108。
103.在一些实施例中，界面层160由化学形成的氧化硅制成。在一些实施例中，使用诸如包括臭氧(o3)、氢氧化氨-过氧化氢-水混合物和/或盐酸-过氧化氢-水混合物的一种或多种清洁工艺来形成界面层160。根据一些实施例，氧化纳米结构108和下部鳍元件104l的半导体材料以形成界面层160。
104.根据一些实施例，如图1p-1所示，沿着界面层160共形地形成栅极介电层162以环绕纳米结构108。根据一些实施例，还沿着介电鳍结构130的上表面和侧壁共形地形成栅极介电层162。根据一些实施例，还沿着栅极间隔件层140的面向沟道区的内侧壁和内部间隔件层146的面向沟道区的内侧壁共形地形成栅极介电层162。
105.栅极介电层162可以是高k介电层。在一些实施例中，高k介电层由具有高介电常数(k值)的介电材料制成；例如，高于3.9。在一些实施例中，高k介电层包括氧化铪(hfo2)、tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(sion)、它们的组合或另一合适的材料。可以使用ald、pvd、cvd和/或另一合适的技术来沉积高k介电层。
106.根据一些实施例，在栅极介电层162上方形成金属栅电极层164，并且金属栅电极层164过填充栅极沟槽154以及间隙156和157的剩余部分，如图1p-1所示。根据一些实施例，金属栅电极层164环绕纳米结构108。在一些实施例中，金属栅电极层164由多于一种导电材料制成，诸如金属、金属合金、导电金属氧化物和/或金属氮化物、另一合适的导电材料和/或它们的组合。例如，金属栅电极层164可以由ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、另一合适的导电材料或它们的多层制成。
107.金属栅电极层164可以是具有扩散阻挡层、具有选定功函数以增强n沟道fet或p沟道fet的器件性能(例如，阈值电压)的功函数层、防止功函数层的氧化的覆盖层、将功函数层粘附到下一层的胶合层、以及降低栅极堆叠件的总电阻的金属填充层和/或另一合适的层的各种组合的多层结构。可以使用ald、pvd、cvd、电子束蒸发或另一合适的工艺来形成金属栅电极层164。可以分别形成用于n沟道纳米结构晶体管和p沟道纳米结构晶体管的金属栅电极层164，n沟道纳米结构晶体管和p沟道纳米结构晶体管可以使用不同的功函数材料。
108.根据一些实施例，可以对半导体结构100执行诸如cmp的平坦化工艺，以去除形成在层间介电层152的上表面之上的栅极介电层162和金属栅电极层164的材料。根据一些实施例，在平坦化工艺之后，金属栅电极层164、栅极间隔件层140和层间介电层152的上表面基本共面。
109.根据一些实施例，界面层160、栅极介电层162和金属栅电极层164组合以形成最终的栅极堆叠件158。在一些实施例中，最终的栅极堆叠件158在y方向上延伸。也就是说，根据一些实施例，最终的栅极堆叠件158具有平行于y方向的纵轴。根据一些实施例，最终的栅极堆叠件158环绕每个纳米结构108并且插入在源极/漏极部件148之间。
110.根据一些实施例，最终的栅极堆叠件158与源极/漏极部件148组合以形成诸如n沟道纳米结构晶体管或p沟道纳米结构晶体管的纳米结构晶体管。最终的栅极堆叠件158可以接合纳米结构108的沟道区，使得电流可以在操作期间在源极/漏极部件148之间流动。
111.根据一些实施例，图1q-1、图1q-2和图1q-3是在形成栅极隔离结构166之后的半导
体结构100的截面图，其中，图1q-1对应于截面i-i，图1q-2对应于截面ii-ii，并且图1q-3对应于截面iii-iii。根据一些实施例，如图1q-1所示，穿过最终的栅极堆叠件158来形成栅极隔离结构166。根据一些实施例，栅极隔离结构166在介电鳍结构130中的一个介电鳍结构130a上方对齐并且着落在介电鳍结构130中的一个介电鳍结构130a上。根据一些实施例，最终的栅极堆叠件158被栅极隔离结构166和介电鳍结构130a划分为两个段1581和1582，这两个段物理上彼此分隔开并且彼此电隔离。
112.在一些实施例中，栅极隔离结构166的形成包括图案化最终的栅极堆叠件158以形成穿过最终的栅极堆叠件158的开口(在该开口中将形成栅极隔离结构166)并且暴露介电鳍结构130a的保护层128。图案化工艺包括在最终的栅极堆叠件158上方形成图案化的掩模层(例如图案化的硬掩模层或图案化的光刻胶层)随后进行各向异性蚀刻工艺。由于介电鳍结构130a的存在，用于栅极隔离结构166的开口可以具有较小的深度，从而降低图案化工艺的工艺难度，例如覆盖/cd(临界尺寸)窗口。
113.在一些实施例中，栅极隔离结构166的形成还包括在半导体结构100上方沉积用于栅极隔离结构166的介电材料以过填充最终的栅极堆叠件158中的开口。栅极隔离结构166可以是双层或多层的，例如，内衬层和位于内衬层上方的主体层。在一些实施例中，栅极隔离结构166由介电材料制成，诸如氮化硅(sin)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、氧掺杂的碳氮化硅(si(o)cn)、氧化硅(sio2)或它们的组合。沉积工艺可以是ald、cvd(诸如lpcvd、pecvd、hdp-cvd或harp)、另一合适的技术和/或它们的组合。
114.在一些实施例中，根据一些实施例，可以对半导体结构100执行诸如cmp的平坦化工艺以去除形成在最终的栅极堆叠件158的上表面之上的介电材料。根据一些实施例，位于开口中的介电材料的剩余部分作为栅极隔离结构166。在一些实施例中，在平坦化工艺之后，栅极隔离结构166、金属栅电极层164、栅极间隔件层140和层间介电层152的上表面基本共面。
115.应当理解，半导体结构100可以经历进一步的cmos工艺以在半导体结构100上方形成各个部件，诸如多层互连结构(例如，至栅极和/或源极/漏极部件的接触件、通孔、线、金属间介电层、钝化层等)。
116.在本发明的实施例中，内衬层124在面向半导体覆盖层122的第一侧上具有较高的碳浓度，并且在面向填充层126的第二侧上具有较低的碳浓度。结果，内衬层124在第一侧上具有良好的抗蚀刻性并且在第二侧上具有良好的抗氧化性。因此，本发明的实施例可以使内衬层124在抗蚀刻性和抗氧化性之间实现良好的平衡，从而扩大制造半导体器件的工艺窗口，并且提高所生成的半导体器件的制造良率。
117.根据一些实施例，图3a至图3e是显示在填充层126的退火工艺之前的内衬层124的碳浓度的各种分布的示意图。根据一些实施例，如图3a至图3e所示，内衬层124的碳浓度从面向半导体覆盖层122(和隔离结构120)的内表面朝面向填充层126的外表面降低。
118.所沉积的内衬层124在半导体覆盖层122和内衬层124之间的界面处具有碳浓度xl。在一些实施例中，浓度x1可以是内衬层124的碳浓度的最大值。在一些实施例中，浓度x1在约10原子％至约20原子％的范围内。虽然未示出，但在隔离结构120和内衬层124之间的界面处的内衬层124的碳浓度也基本等于浓度x1。在一些实施例中，如果碳浓度x1低于10原子％，则在填充层126的退火工艺之后，内衬层124的碳浓度可能太低而无法抵抗以上描述
的蚀刻工艺。在一些实施例中，如果碳浓度x1高于20原子％，则内衬层124可能没有足够的抗氧化性来防止半导体覆盖层122以及半导体层106和108免受被氧化。
119.所沉积的内衬层124在填充层126和内衬层124之间的界面处具有碳浓度x2。在一些实施例中，浓度x2可以是内衬层124的碳浓度的最小值。在一些实施例中，浓度x2在小于约5原子％的范围内。在可选的实施例中，浓度x2可以近似为零。在一些实施例中，如果碳浓度x2大于5原子％，则内衬层124可能没有足够的抗氧化性来防止半导体覆盖层122以及半导体层106和108免受被氧化。
120.在退火工艺之前的内衬层124中的碳可以具有各种浓度分布。例如，在一些实施例中，内衬层124的碳浓度可以是线性的，如图3a所示。在一些实施例中，碳浓度的降低率在约1％/nm至约6.7％/nm的范围内。在一些实施例中，内衬层124的碳浓度可以被表示为如图3b所示的开口向上的抛物线函数或如图3c所示的开口向下的抛物线函数。
121.在一些实施例中，内衬层124的碳浓度可以是阶梯式的，如图3d和图3e所示。如图3d所示，在一些实施例中，内衬层124包括具有浓度x1的高碳部分和具有浓度x2的低碳部分，两者彼此直接相连。如图3e所示，在一些实施例中，内衬层124还包括位于高碳部分与低碳部分之间的具有在浓度x1至浓度x2之间的浓度的若干中碳部分。
122.通过调整用于形成内衬层124的ald工艺的参数(例如，时间段、流速和/或其他适用参数)，可以调整内衬层124以具有各种碳浓度分布，并且浓度分布不限于图3a至图3e中所示的那些。
123.根据一些实施例，图4a至图4e是显示在填充层126的退火工艺之后的内衬层124的碳浓度的各种分布的示意图。在一些实施例中，在退火工艺期间，内衬层124中的碳可能与氧化气体反应并因此被消耗掉。在一些实施例中，在退火工艺之后的内衬层124的平均浓度可以等于或低于在退火工艺之前的内衬层124的平均浓度。
124.退火工艺之后的内衬层124在半导体覆盖层122和内衬层124之间的界面处具有碳浓度x3。在一些实施例中，浓度x3可以等于或低于如图3a至图3e所示的浓度x1。在一些实施例中，浓度x3可以是内衬层124的碳浓度的最大值。在一些实施例中，浓度x3在约5原子％至约20原子％的范围内。虽然未示出，但在隔离结构120和内衬层124之间的界面处的内衬层124的碳浓度也基本等于浓度x3。在一些实施例中，如果碳浓度x3低于5原子％，则内衬层124可能没有足够的抗蚀刻性来抵抗以上描述的蚀刻工艺。
125.退火工艺之后的内衬层124在填充层126和内衬层124之间的界面处具有碳浓度x4。在一些实施例中，浓度x4可以是内衬层124的碳浓度的最小值。在一些实施例中，浓度x4在小于约5％的范围内。在一些实施例中，浓度x4可以等于或低于如图3a至图3e所示的浓度x2。在一些实施例中，浓度x4可以近似为零。
126.退火工艺之后的内衬层124中的碳可以具有各种浓度分布。例如，在一些实施例中，内衬层124的碳浓度可以是线性的，如图4a所示。在一些实施例中，碳浓度的降低率在约1％/nm至约6.7％/nm的范围内。在一些实施例中，内衬层124的碳浓度可以被表示为如图4b所示的开口向上的抛物线函数或如图4c所示的开口向下的抛物线函数。
127.在一些实施例中，内衬层124的碳浓度可以是阶梯式的，如图4d和图4e所示。如图4d所示，在一些实施例中，内衬层124包括具有浓度x3的高碳部分和具有浓度x4的低碳部分，两者彼此直接相连。如图4e所示，在一些实施例中，内衬层124还包括位于高碳部分与低
碳部分之间的具有在浓度x3至浓度x4之间的浓度的若干中碳部分。
128.图5a-1至图5d-3是示出了根据本公开的一些实施例的在各个中间阶段处形成半导体结构200的截面图。图5a-1至图5d-3的实施例类似于图1a至图1q-3的实施例，除了切割栅极堆叠件158的步骤之外。
129.根据一些实施例，图5a-1、图5a-2和图5a-3是在蚀刻工艺之后的半导体结构100的截面图，其中，图5a-1对应于截面i-i，图5a-2对应于截面ii-ii，并且图5a-3对应于截面iii-iii。根据一些实施例，从图1n-1、图1n-2和图1n-3继续，在伪栅极结构134上方形成图案化的掩模元件202并且图案化的掩模元件202在一个介电鳍结构130a上方对准，并且然后使用图案化的掩模元件202来执行蚀刻工艺以使伪栅电极层138凹进，直到暴露位于介电鳍结构130之上的伪栅极介电层136的部分，如图5a-1所示。
130.在一些实施例中，图案化的掩模元件202可以是图案化的硬掩模层或图案化的光刻胶层。蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或它们的组合。
131.根据一些实施例，图5b-1、图5b-2和图5b-3是在蚀刻工艺之后的半导体结构200的截面图，其中，图5b-1对应于截面i-i，图5b-2对应于截面ii-ii，并且图5b-3对应于截面iii-iii。根据一些实施例，执行蚀刻工艺来去除介电鳍结构130之上的伪栅极介电层136的部分以暴露介电鳍结构130的保护层128。根据一些实施例，蚀刻工艺进一步去除未由图案化的掩模元件202覆盖的介电鳍结构130的保护层128，直到暴露介电鳍结构130的内衬层124和填充层126，如图5b-1所示。
132.蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或它们的组合。可以在蚀刻工艺中或通过额外的工艺(诸如灰化工艺)来去除图案化的掩模元件202。
133.根据一些实施例，图5c-1、图5c-2和图5c-3是在形成栅极沟槽154和间隙156和157之后的半导体结构200的截面图，其中，图5c-1对应于截面i-i，图5c-2对应于截面ii-ii，并且图5c-3对应于截面iii-iii。根据一些实施例，执行以上关于图1o-1、图1o-2和图1o-3描述的步骤来去除伪栅极结构134、半导体覆盖层122、介电衬垫114和半导体鳍结构104的第一半导体层106，从而形成栅极沟槽154和间隙156和157。
134.根据一些实施例，图5d-1、图5d-2和图5d-3是形成最终的栅极堆叠件1581和1582之后的半导体结构200的截面图，其中，图5d-1对应于截面i-i，图5d-2对应于截面ii-ii，并且图5d-3对应于截面iii-iii。根据一些实施例，执行以上关于图1p-1、图1p-2和图1p-3描述的步骤来形成包括界面层160、栅极介电层162和金属栅电极层164的最终的栅极堆叠件158。
135.根据一些实施例，可以执行诸如cmp的平坦化工艺来去除形成在介电鳍结构130a的保护层128的上表面之上的栅极介电层162和金属栅电极层164的材料。结果，根据一些实施例，最终的栅极堆叠件158被介电鳍结构130a划分为两个段1581和1582，两个段1581和1582彼此分隔开并且彼此电隔离，如图5d-1所示。根据一些实施例，在平坦化工艺之后，金属栅电极层164、保护层128、栅极间隔件层140和层间介电层152的上表面基本共面。
136.图6a和图6b-1、图6b-2和图6b-3是示出了根据本公开的一些实施例的在各个中间阶段处形成半导体结构300的截面图。图6a和图6b-1、图6b-2和图6b-3的实施例与图1a至图
1q-3的实施例类似，除了保护层128的部分嵌套在内衬层124内。
137.图6a是根据一些实施例的在形成保护层128之后的对应于平面y-z的半导体结构300的截面图。从图1h继续，根据一些实施例，蚀刻内衬层124和填充层126以在半导体覆盖层122之间形成凹槽(在该凹槽中将形成保护层128)。根据一些实施例，蚀刻的内衬层124的上表面位于比蚀刻的填充层126的上表面更高的水平处，这可以改善保护层128的间隙填充窗口。根据一些实施例，如图6a所示，然后在位于蚀刻的内衬层124和蚀刻的填充层126上方的凹槽中形成保护层128。
138.在一些实施例中，保护层128包括嵌套在内衬层124内的下部部分和覆盖内衬层124的上表面的上部部分。在一些实施例中，保护层128的上部部分在y方向上比保护层128的下部部分宽。
139.根据一些实施例，图6b-1、图6b-2和图6b-3是在形成栅极隔离结构166之后的半导体结构300的截面图，其中，图6b-1对应于截面i-i，图6b-2对应于截面ii-ii，并且图6b-3对应于截面iii-iii。根据一些实施例，执行以上关于图1j至图1q-1、图1q-2和图1q-3描述的步骤来形成源极/漏极部件148、内部间隔件层146、接触蚀刻停止层150、层间介电层152、最终的栅极堆叠1581和1582，以及栅极隔离结构166。
140.图7a-1至图7b-3是示出了根据本公开的一些实施例在各个中间阶段处形成的半导体结构400的截面图。图7a-1至图7b-3的实施例与图1a至图1q-3的实施例类似，除了在用于形成源极/漏极凹槽142的蚀刻工艺中部分地去除了介电鳍结构130之外。
141.根据一些实施例，图7a-1、图7a-2和图7a-3是在形成源极/漏极凹槽142和缺口144和145之后的半导体结构400的截面图，其中，图7a-1对应于截面i-i，图7a-2对应于截面ii-ii，并且图7a-3对应于截面iii-iii。根据一些实施例，从图1k-1、图1k-2和图1k-3继续，执行蚀刻工艺以使介电衬垫114、半导体覆盖层122和半导体鳍结构104的源极/漏极区凹进，从而形成源极/漏极凹槽142，如图7a-3所示。
142.根据一些实施例，在蚀刻工艺期间，还去除了介电鳍结构130的保护层128，从而暴露了介电鳍结构130的内衬层124和填充层126。之后，根据一些实施例，执行蚀刻工艺以使半导体鳍结构104的第一半导体层106横向凹进以形成缺口144并且使半导体覆盖层122和介电衬垫114横向凹进以形成缺口145。
143.根据一些实施例，图7b-1、图7b-2和图7b-3是形成栅极隔离结构166之后的半导体结构400的截面图，其中，图7a-1对应于截面i-i，图7b-2对应于截面ii-ii，并且图7b-3对应于截面iii-iii。根据一些实施例，执行以上关于图1m-1至图1p-1、图1p-2和图1p-3描述的步骤来形成源极/漏极部件148、内部间隔件层146、接触蚀刻停止层150、层间介电层152、最终的栅极堆叠件1581和1582、以及栅极隔离结构166。
144.如以上所描述的，本发明的方面针对具有介电鳍结构130的半导体结构。介电鳍结构130包括内衬层124和嵌套在内衬层124内的填充层126。内衬层124的碳浓度从面向源极/漏极部件148(或内部间隔件层146或最终的栅极堆叠件158)的第一侧朝面向填充层126的第二侧降低。结果，内衬层124在第一侧上具有良好的抗蚀刻性并且在第二侧上具有良好的抗氧化性。因此，可以扩大用于制造半导体器件的工艺窗口，并且可以提高所生成的半导体器件的制造良率。
145.可以提供了半导体结构及其形成方法的实施例。半导体结构可以包括环绕纳米结
构的栅极堆叠件和通过栅极堆叠件与纳米结构间隔开的介电鳍结构。介电鳍结构可以包括内衬层和与内衬层嵌套的填充层，以及内衬层的碳浓度在从栅极堆叠件到内衬层的方向上变化。因此，内衬层可以在抗蚀刻性和抗氧化性之间具有良好的平衡，从而扩大制造半导体器件的工艺窗口，并且提高半导体器件的制造良率。
146.在一些实施例中，提供了半导体结构。半导体结构包括彼此分隔开并且堆叠在衬底上方的纳米结构、环绕纳米结构的栅极堆叠件、以及通过栅极堆叠件与纳米结构横向间隔开的介电鳍结构。介电鳍结构包括内衬层和嵌套在内衬层内的填充层。内衬层由含碳介电材料制成，并且内衬层的碳浓度在从栅极堆叠件到内衬层的方向上变化。
147.本发明的一些实施例提供了一种半导体结构，包括：纳米结构，彼此分隔开并且堆叠在衬底上方；栅极堆叠件，环绕纳米结构；以及介电鳍结构，通过栅极堆叠件与纳米结构横向间隔开，其中，介电鳍结构包括内衬层和位于内衬层上的填充层，其中，内衬层位于填充层和栅极堆叠件之间，其中，内衬层由含碳介电材料制成，并且其中，内衬层的碳浓度在从栅极堆叠件到填充层的方向上变化。
148.在一些实施例中，内衬层中的碳在栅极堆叠件与内衬层之间的第一界面处具有第一浓度，并且在填充层与内衬层之间的第二界面处具有第二浓度，其中，第一浓度高于第二浓度。
149.在一些实施例中，第一浓度在约5％至约20％的范围内，并且第二浓度小于约5％。
150.在一些实施例中，内衬层中的碳在内衬层的内部具有第三浓度，第三浓度低于第一浓度并且高于第二浓度。
151.在一些实施例中，半导体结构还包括：栅极间隔件层，位于纳米结构的最上面的纳米结构上方；以及内部间隔件层，位于纳米结构之间，其中，内部间隔件层在纳米结构和介电鳍结构的内衬层之间延伸。
152.在一些实施例中，半导体结构还包括：半导体鳍结构，位于纳米结构之下；以及源极/漏极部件，位于半导体鳍结构上方并且与邻接纳米结构，其中，源极/漏极部件具有与介电鳍结构的内衬层接触的侧壁。
153.在一些实施例中，介电鳍结构还包括位于内衬层核填充层上方的保护层，其中，保护层的介电常数值大于内衬层的介电常数值和填充层的介电常数值。
154.在一些实施例中，保护层包括位于内衬层的上表面之上的上部部分以及低于内衬层的上表面的下部部分，并且保护层的上部部分宽于保护层的下部部分。
155.在一些实施例中，半导体结构还包括：半导体鳍结构，在纳米结构之下；以及隔离结构，围绕半导体鳍结构，其中，介电鳍结构位于隔离结构上方，内衬层中的碳在隔离结构与内衬层之间的第一界面处具有第一浓度，并且在填充层和内衬层之间的第二界面处具有第二浓度，并且第一浓度高于第二浓度。
156.在一些实施例中，提供了半导体结构。半导体结构包括邻接第一纳米结构的第一源极/漏极部件、邻接第二纳米结构的第二源极/漏极部件、以及位于第一源极/漏极部件和第二源极/漏极部件之间的介电鳍结构。介电鳍结构包括填充层和内衬层。内衬层包括位于填充层和第一源极/漏极部件之间的第一部分以及位于填充层和第二源极/漏极部件之间的第二部分。内衬层包括碳，并且内衬层的第一部分的碳浓度从第一源极/漏极部件超向填充层降低。
157.在一些实施例中，半导体结构还包括：第一半导体鳍结构，位于第一纳米结构之下；第二半导体鳍结构，位于第二纳米结构之下；以及第一隔离结构，位于第一半导体鳍结构和第二半导体鳍结构之间，第一隔离结构在介电鳍结构之下延伸。
158.在一些实施例中，半导体结构还包括：接触蚀刻停止层，覆盖第一源极/漏极部件、第二源极/漏极部件和介电鳍结构；以及层间介电层，位于接触蚀刻停止层上方。
159.在一些实施例中，接触蚀刻停止层与内衬层的顶表面和填充层的顶表面接触。
160.在一些实施例中，半导体结构还包括：第一栅极结构，环绕第一纳米结构，其中，第一栅极结构包括与内衬层的第一部分接触的第一栅极介电层；以及第二栅极结构，环绕第二纳米结构，其中，第二栅极结构包括与内衬层的第二部分接触的第二栅极介电层。
161.在一些实施例中，半导体结构还包括：第二隔离结构，位于介电鳍结构上方，其中，第一栅极结构通过第二隔离结构和介电鳍结构与第二栅极结构间隔开。
162.在一些实施例中，内衬层的第二部分的碳浓度从第二源极/漏极部件朝向填充层降低。
163.在一些实施例中，提供了形成半导体结构的方法。该方法包括在衬底上方形成第一半导体鳍结构和第二半导体鳍结构。该方法还包括形成内衬层以部分地填充位于第一半导体鳍结构和第二半导体鳍结构之间的间隙。形成内衬层包括执行多个沉积循环，并且每个沉积循环包括：在第一时间段内引入含碳前体，以及在第二时间段内引入含硅前体。第一时间段与第二时间段的比率随着沉积循环的进行而降低。该方法还包括在内衬层上方形成填充层以填充间隙的剩余部分。该方法还包括蚀刻第一半导体鳍结构以形成暴露内衬层的第一侧壁的第一源极/漏极凹槽以及蚀刻第二半导体鳍结构以形成暴露内衬层的第二侧壁的第二源极/漏极凹槽。
164.在一些实施例中，形成半导体结构的方法还包括：形成隔离结构以围绕第一半导体鳍结构的下部部分和第二半导体鳍结构的下部部分；以及分别在第一半导体鳍结构的上部部分和第二半导体鳍结构的上部部分上方形成第一半导体覆盖层和第二半导体覆盖层，其中，内衬层位于第一半导体覆盖层和第二半导体覆盖层之间，其中，内衬层在隔离结构上方延伸。
165.在一些实施例中，第一半导体鳍结构的上部部分和第二半导体鳍结构的上部部分中的每个上部部分包括交替堆叠的第一半导体层和第二半导体层，并且该方法还包括：使第一半导体覆盖层和第二半导体覆盖层以及第一半导体鳍结构和第二半导体鳍结构中的每个半导体鳍结构中的第二半导体层凹进以形成暴露内衬层的第一侧壁的第一缺口和暴露内衬层的第二侧壁的第二缺口；以及在第一缺口中形成第一内部间隔件层，并且在第二缺口中形成第二内部间隔件层。
166.在一些实施例中，形成填充层包括：沉积氧化硅；以及退火氧化硅，其中，内衬层由含碳介电材料制成，其中，在退火氧化硅之前，内衬层具有第一平均碳浓度，其中，在退火氧化硅之后，内衬层具有第二平均碳浓度，其中第二平均碳浓度低于第一平均碳浓度。
167.前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精
神和范围的情况下，在此他们可以做出多种变化、替换以及改变。