屏蔽栅沟槽栅MOSFET器件及制造方法与流程

屏蔽栅沟槽栅mosfet器件及制造方法
技术领域
1.本技术实施例涉及芯片技术领域，特别涉及一种屏蔽栅沟槽栅mosfet器件及制造方法。


背景技术：

2.屏蔽栅沟槽栅mosfet是一种先进的分立器件mosfet结构，具有击穿电压高，导通电阻低和开关速度快的特点。由于mosfet中的屏蔽栅多晶硅的存在，降低了栅漏电荷qgd，提升了系统效率。
3.然而随着技术的发展，系统端对器件提出了不同性能需求，比如在同步整流电路中，为了进一步提升系统效率，上管需要开关更快的mosfet器件，而下管偏重需要更低导通内阻的器件。相关技术中则是更多的通过技术提升来减小芯片面积和增加栅氧厚度等方法降低器件qgd。但此种方式不仅会改变器件本身的结构和尺寸，还会带来其它器件性能变化，且阈值电压会漂移，稳定性不高。


技术实现要素：

4.本技术提供了一种屏蔽栅沟槽栅mosfet器件及制造方法。所述技术方案如下：
5.一方面，提供了一种屏蔽栅沟槽栅mosfet器件，包括栅极沟槽、位于所述栅极沟槽内底部的屏蔽栅多晶硅和顶部的栅极多晶硅、位于所述栅极沟槽下方的外延层和衬底，以及位于所述栅极沟槽两侧的p型体区p-body；
6.所述栅极多晶硅和所述屏蔽栅多晶硅之间设置有第一目标厚度的氧化硅膜层，且所述栅极多晶硅和所述栅极沟槽的两侧壁之间为第二目标厚度的第一栅氧层；
7.所述栅极多晶硅底部相对于所述栅极沟槽的第一深度大于所述p-body底部相对于所述栅极沟槽的第二深度，且所述第一深度和所述第二深度的目标长度差是维持所述屏蔽栅沟槽栅mosfet器件工作的最小值。
8.具体的，所述外延层和所述p-body的底部之间形成漂移区，且所述栅极沟槽位于所述漂移区内。
9.具体的，所述屏蔽栅多晶硅和所述栅极沟槽的两侧壁之间为第三目标厚度的第二屏蔽栅氧化层，且所述第二目标厚度大于所述第一目标厚度。
10.具体的，在所述p-body上方，且位于所述栅极沟槽两侧分别设置有源极n+；在所述源极和所述栅极沟槽上方为氧化隔离层。
11.另一方面，提供了一种屏蔽栅沟槽栅mosfet器件制造方法，所述方法包括：
12.在硅衬底上生长n型硅外延层，并根据多晶硅栅极工艺在所述外延层上形成目标深度的栅极沟槽；所述目标深度根据器件型号及功能参数决定；
13.根据器件型号及功能参数确定栅极多晶硅底部相对于栅极沟槽的第一深度和p-body底部相对于栅极沟槽的第二深度之间的目标长度差；且所述目标长度差是维持所述屏蔽栅沟槽栅mosfet器件工作的最小值；
14.在所述栅极沟槽内填充第一氧化层，并在所述第一氧化层上刻蚀回填形成第一目标长度的屏蔽栅多晶硅；其中，所述第一氧化层的厚度大于所述屏蔽栅多晶硅的长度；
15.继续在所述栅极沟槽内填充第一目标厚度的氧化硅膜层，所述氧化硅膜层的厚度根据器件的型号及功能参数决定；
16.在所述氧化硅膜层上方淀积第二氧化层，并在所述第二氧化层上刻蚀回填形成所述栅极多晶硅；
17.对所述栅极沟槽的正面离子注入p型掺杂物和退火工艺，形成所述p-body，且所述栅极多晶硅的底部比所述p-body的底部多出所述目标长度差的长度。
18.具体的，所述栅极沟槽和所述屏蔽栅多晶硅之间的所述第一氧化层形成所述第二屏蔽栅氧化层，且所述第二屏蔽栅氧化层保持为第三目标厚度；所述栅极多晶硅和所述栅极沟槽之间的所述第二氧层形成第一栅氧层，且所述第一栅氧层保持为第二目标厚度。
19.具体的，形成所述p-body后，继续正面注入n型掺杂物，以形成源极，在所述源极和所述栅极沟槽上方淀积氧化隔离层。
20.上述技术方案带来的有益效果至少包括：本设计在不改变屏蔽栅沟槽mosfet结构尺寸和参数性能的情况下，将栅极多晶硅底部相对于栅极沟槽的第一深度和p-body底部相对于栅极沟槽的第二深度之间的目标长度差设计为维持屏蔽栅沟槽栅mosfet器件工作的最小值，以降低栅极和漂移区的接触面积大小来降低电容值，减小栅漏电荷，且不改变栅极沟槽的尺寸和栅氧层的厚度，提升器件的开关速度和稳定性。
附图说明
21.图1是本技术实施例提供的屏蔽栅沟槽栅mosfet器件结构；
22.图2是本技术实施例提供的屏蔽栅沟槽栅mosfet器件结构的放大图；
23.图3是本技术实施例提供的屏蔽栅沟槽栅mosfet器件制造方法的流程图；
24.图4是生成外延层和栅极沟槽的结构示意图；
25.图5是在栅极沟槽内生成屏蔽栅多晶硅和栅极多晶硅的结构示意图；
26.图6是采用结构制作的屏蔽栅沟槽栅mosfet器件的qg曲线图。
27.附图标记分别表示：100-衬底，101-外延层，102-漂移区，103-栅极沟槽，104-第二屏蔽栅氧化层，105-屏蔽栅多晶硅，106-氧化硅膜层，107-第一栅氧层，108-栅极多晶硅，109-p-body，110-源极，111-氧化隔离层。
具体实施方式
28.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
29.在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
30.图1是本技术实施例提供的屏蔽栅沟槽栅mosfet器件结构。包括n++衬底100，n-外延层101位于衬底100上方，栅极沟槽103在外延层101上，底部深入到漂移区102。漂移区是外延层和p-body109之间的区域，屏蔽栅多晶硅105在栅极沟槽的底部，栅极多晶硅108则位
于栅极沟槽103的上部，栅极沟槽103的侧壁沉积有氧化层，氧化层包裹屏蔽栅多晶硅105和栅极多晶硅108，其中，屏蔽栅多晶硅105和栅极多晶硅108之间的氧化层为氧化硅膜层106；屏蔽栅多晶硅105和侧壁之间的氧化层为第二屏蔽栅氧化层104；栅极多晶硅108和侧壁之间的氧化层为第一栅氧层107。且第二屏蔽栅氧化层104、第一栅氧层107和氧化硅膜层106的厚度根据mosfet器件的参数性能决定。对于分立器件mosfet结构，上方的栅极多晶硅108相对于栅极沟槽103的深度需要大于p-body109相对于栅极沟槽103的深度，也即图2中的深度差h。栅极多晶硅108底部相对于栅极沟槽103的深度为第一深度，p-body109底部相对于栅极沟槽103的深度为第二深度。其工作原理是栅极多晶硅向下超过p-body的底部一定长度，到达漂移区的位置，则能够发挥其器件性能。对以往的mosfet器件结构，为了达到更高的击穿电压以及更低的栅漏电荷，需要改变现有mosfet器件结构的尺寸，如增加(第一)栅氧层107的厚度，但这样会导致mosfet器件结构尺寸增大，影响集成度，且器件其他性能参数同样会发生改变，引起连锁反应。本方案则以现有mosfet器件结构的尺寸出发，在不改变结构大小的情况下增加栅漏电荷，提高稳定性。
31.栅极沟槽的长度是已知固定的，氧化硅膜层和低部的氧化层厚度也是固定不变值。不同于相关技术中增大栅氧厚度的方法，相关技术中并考虑深度差h对器件栅漏电荷的影响。本方案中保持栅氧厚度不变，转而改变栅极沟槽中屏蔽栅多晶硅和栅极多晶硅的长度，即将上部减小的多晶硅栅极的尺寸加到底部屏蔽栅多晶硅上。对于已知的器件型号及功能参数，其栅极多晶硅超过p-body的目标长度差是可以确定的，也即维持屏蔽栅沟槽栅mosfet器件工作的最小值。且栅极多晶硅和栅极沟槽的两侧壁的第一栅氧层厚度也是保持不变的，为第二目标厚度。同理，对于下方的屏蔽栅多晶硅，其和栅极沟槽的两侧壁之间保持第三目标厚度的第二屏蔽栅氧化层104，且第二目标厚度大于第一目标厚度。
32.在p-body上方，且位于栅极沟槽103两侧分别设置有源极110；在源极110和栅极沟槽103上方为氧化隔离层111，氧化隔离层111上方为源极金属层113。
33.图3是本技术实施例提供的屏蔽栅沟槽栅mosfet器件制造方法，包括如下步骤：
34.步骤301，在硅衬底上生长n型硅外延层，并根据多晶硅栅极工艺在外延层上形成目标深度的栅极沟槽。
35.外延层厚度和栅极沟槽的深度是根据器件结构和性能参数决定，也是相关技术中的尺寸，此处不改变其尺寸结构。具体如图4所示。
36.步骤302，根据器件型号及功能参数确定栅极多晶硅底部相对于栅极沟槽的第一深度和p-body底部相对于栅极沟槽的第二深度之间的目标长度差。
37.由于制作工艺的问题，相关技术中在设置栅极多晶硅长度和深度时，保持其超底部超过p-body底部的水平位置，确保能够和漂移区接触形成负极，本方案根据器件型号及功能参数提前确定出栅极多晶硅底部相对p-body底部的多出的最小长度，即栅极多晶硅底部相对于栅极沟槽的第一深度和p-body底部相对于栅极沟槽的第二深度之间的目标长度差，该目标长度差是能够维持器件正常运行且满足功能特性的最小长度。由于p-body的尺寸是需要保持不变的，因此在确定目标长度差的同时，栅极多晶硅的长度也随之确定。同理，氧化硅膜层的第一厚度也是不变的，变化的是缩短了栅极多晶硅的长度，且缩减的尺寸转而增加到栅极沟槽底部的屏蔽栅多晶硅上。
38.步骤303，在栅极沟槽内填充第一氧化层，并在第一氧化层上刻蚀回填形成第一目
标长度的屏蔽栅多晶硅。
39.在确定各个部分的尺寸大小后，即可在栅极沟槽内填充第一氧化层，第一氧化层的厚度至少需要大于屏蔽栅多晶硅的长度。填充后，在第一氧化层上刻蚀和回填第一目标长度的屏蔽栅多晶硅。其中，屏蔽栅多晶硅的尺寸小于栅极沟槽的宽度，其和两侧壁的氧化层形成第三目标厚度的第二屏蔽栅氧化层。
40.步骤304，继续在栅极沟槽内填充第一目标厚度的氧化硅膜层，氧化硅膜层的厚度根据器件的型号及功能参数决定。
41.在填充屏蔽栅多晶硅后，继续填充第一目标厚度的氧化硅膜层，氧化硅膜层的厚度根据器件的型号及功能参数决定，和相关技术对比，其厚度是保持不变的，目的为保持器件的其他功能特性不会发生改变。
42.步骤305，在氧化硅膜层上方淀积第二氧化层，并在第二氧化层上刻蚀回填形成栅极多晶硅。
43.第二氧化层与第一氧化层及氧化硅隔膜层的掺杂浓度可根据工艺设置不同或相同的浓度。第二氧化层是为了后续生成栅极多晶硅，且第二氧化层的长度不小于栅极多晶硅的长度。进而在第二氧化层表层刻蚀回填生成一定长度的栅极多晶硅。需要注意的是，刻蚀深度需要满足超过后续p-body底部目标长度差的深度，然后进行回填。具体如图5所示。其中，栅极多晶硅和栅极沟槽的侧壁之间的氧化层形成第二目标厚度的第一栅氧层。本方案中保留了第一栅氧层的原始厚度，未对其进行更改，因而不会改变器件的其他特性。
44.步骤306，对栅极沟槽的正面离子注入p型掺杂物和退火工艺形成p-body，且栅极多晶硅的底部比p-body的底部多出目标长度差的长度。
45.生成栅极多晶硅后，在栅极沟槽的正面离子注入p型掺杂物，并经过退火工艺后生成特定深度的p-body，且p-body的底部相较于栅极多晶硅的深度相差目标长度差的长度。具体如图1所示。
46.在形成p-body后，继续在栅极沟槽正面注入n型掺杂物形成源极n+，源极分布于栅极沟槽两侧，且位于p-body上方。在相邻栅极沟槽之间为接触孔，接触孔、源极和栅极沟槽上方淀积有氧化隔离层。由于栅极多晶硅与漂移区的接触长度减小，在漂移区深度不变的情况下，和底部之间形成的充电电容量降低，因而产生的栅漏电荷也随之减小，而在未改变器件结构尺寸的情况下，又保留了原本的功能特性。如图6所示，是采用结构制作的屏蔽栅沟槽栅mosfet器件的qg曲线图，从图6中可以看出，本发明qg(总栅电荷)曲线在0至10之间的qgd更低。
47.综上所述，本技术实施例为设计更低栅漏电荷，且不改变屏蔽栅沟槽mosfet结构尺寸和参数性能的情况下，将栅极多晶硅底部相对于栅极沟槽的第一深度和p-body底部相对于栅极沟槽的第二深度之间的目标长度差设计为维持屏蔽栅沟槽栅mosfet器件工作的最小值，以降低栅极和漂移区的接触面积大小来降低电容值，减小栅漏电荷，且不改变栅极沟槽的尺寸和栅氧层的厚度，提升器件的开关速度和稳定性。
48.以上对本发明的较佳实施例进行了描述；需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容；因此，凡是未脱离本发明技
术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。