半导体器件及其制造方法与流程

1.本发明的实施例涉及半导体器件及其制造方法。


背景技术：

2.半导体集成电路(ic)工业经历了指数增长。ic材料和设计的技术进步已经产生了多代ic，其中每一代都具有比上一代更小和更复杂的电路。在ic演化过程中，功能密度(即每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造ic的复杂性。
3.最近，为了通过增加栅极-沟道耦接、减小截止状态电流和减小短沟道效应(sce)来努力改进栅极控制，已经引入了多栅极半导体器件。已经引入的一种这样的多栅极半导体器件是全环栅晶体管(gaa)。gaa器件得名于栅极结构，该栅极结构在沟道区域周围延伸，在四侧上提供对沟道区域的访问，这允许沟道区域中更充分的耗尽，并且由于更陡峭的亚阈值电流摆幅(ss)和更小的漏致势垒降低(dibl)而产生更小的短沟道效应。gaa器件与传统的互补金属氧化物半导体(cmos)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻sce的同时积极按比例缩小。gaa器件以堆叠沟道构件的形式提供沟道区域。然而，在沟道构件周围制造gaa部件的集成可能具有挑战性。虽然目前的方法在许多方面已经令人满意，但是随着晶体管尺寸不断按比例缩小到亚10纳米技术节点，仍然需要进一步改进gaa器件。


技术实现要素：

4.根据本技术的实施例，提供了一种制造半导体器件的方法，包括：在衬底上方交替堆叠第一半导体层和第二半导体层；将第一半导体层和第二半导体层图案化为鳍结构；横跨鳍结构形成介电层；去除鳍结构的第一半导体层，从而在鳍结构的第二半导体层之间形成间隙；沉积第一金属层以包裹第二半导体层的周围，其中，在介电层的相对侧壁之间形成空隙；使第一金属层凹进；在凹进的第一金属层上方形成阻挡层，从而覆盖空隙；以及在阻挡层上方沉积第二金属层。
5.根据本技术的另一个实施例，提供了一种制造半导体器件的方法，包括：形成悬置在衬底之上的垂直堆叠的沟道构件；形成邻接沟道构件的相对端部的应变材料；沉积包裹沟道构件的周围的功函金属层，其中，在沉积功函金属层之后，沟道构件之间的间隙缩小，但是仍然保留；部分地去除功函金属层；在功函金属层上形成阻挡层，其中，阻挡层密封阻挡层下方的间隙；以及在阻挡层上沉积金属填充层。
6.根据本技术的又一个实施例，提供了一种半导体器件，包括：半导体沟道构件，垂直地堆叠在衬底上方；栅极堆叠件，包裹半导体沟道构件的周围，其中，栅极堆叠件包括第一金属层、第二金属层、夹在第一金属层和第二金属层之间的阻挡层、以及堆叠在第一金属层和阻挡层之间的空隙；源极/漏极(s/d)外延部件，与半导体沟道构件接触；绝缘层，介于
源极/漏极外延部件和栅极堆叠件之间；以及栅极间隔件，设置在栅极堆叠件的侧壁上，其中，第一金属层在栅极间隔件的顶面的下面。
7.本技术的实施例涉及多栅极半导体器件及其制造方法。
附图说明
8.当结合附图阅读时，从以下详细描述可以最佳理解本公开。应该强调，根据工业中的标准实践，各种部件未按比例绘制，并且仅用于说明的目的。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
9.图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15示出了根据本公开的一个或多个方面的在制造工艺期间的半导体结构的立体图。
10.图16、图17a、图17b、图17c、图18、图19、图20、图21、图22和图23示出了根据本公开的一些实施例的在制造工艺期间的半导体结构的截面图。
具体实施方式
11.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
12.为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。更进一步地，当用“约”、“近似”等描述数值或数值范围时，除非另有说明，该术语旨在包括所描述的数值的+/-10％内的数值。例如，术语“约5nm”包括从4.5nm到5.5nm的范围内的尺寸。
13.本公开总体上涉及半导体器件和制造方法，并且更具体地涉及制造多栅极器件。这些多栅器件可以包括p型金属氧化物半导体器件或n型金属氧化物半导体器件。由于它们的鳍式结构，可以提出具体示例，并且具体示例在本文中称为finfet。本文还提出了称为全环栅(gaa)器件的一种多栅极晶体管的实施例。gaa器件包括栅极结构或其部分形成在沟道区域的四侧上(例如，围绕沟道区域的部分)的任何器件。沟道区域包括以纳米片、纳米线、棒和/或与单个连续栅极结构相关联的其他合适的沟道配置的形式的沟道构件的堆叠件。然而，普通技术人员将认识到，该教导可以应用于单个沟道构件(例如，单个纳米线/纳米片)或任何数量的沟道构件。普通技术人员可以认识到可以从本公开的方面受益的半导体器件的其他示例。
14.随着晶体管尺寸不断按比例缩小到亚10nm技术节点及以下，由于栅极沟槽的尺寸不断缩小以及用于形成wfm(功函金属)层的导电材料的有限间隙填充能力，在替换栅极(或
称为“后栅极”)工艺流程期间，可以在功函金属(wfm)层中形成空隙(或因它们的通常较高的高宽比而称为缝隙)。空隙中的内部空间可以通过wfm层的外表面打开，并且在随后的制造工艺期间会由杂质部分地填充，诸如形成栅极堆叠件的金属填充层的金属材料和/或后续蚀刻和沉积工艺中的其他化学化合物。杂质靠近wfm层导致wfm电阻偏移和晶体管阈值电压(vt)偏移，因此降低晶圆验收测试(wat)性能。根据一些实施例，阻挡层形成在wfm层之上以密封空隙。阻挡层阻止不期望的杂质进入空隙。此外，阻挡层可以用作胶层以增加对随后沉积在wfm层之上的金属填充层的粘附。阻挡层改进了晶体管的性能，诸如wfm电阻和阈值电压的均匀性。
15.图1至图23是根据本公开的一些实施例的在制造工艺期间的中间阶段处的半导体器件10的立体图和截面图。以下实施例中示出的半导体器件10可以应用于但不限于鳍式场效应晶体管(finfet)、全环栅(gaa)fet或包括多栅极的其他晶体管。
16.参考图1，提供衬底100。在一些实施例中，衬底100包括晶体硅衬底(例如，晶圆)。取决于设计要求，衬底100可以包括各种掺杂区域(例如，p型阱和/或n型阱)。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂剂。例如，掺杂区域可以掺杂有p型掺杂剂，诸如硼或bf2；n型掺杂剂，诸如磷或砷；和/或它们的组合。掺杂区域可以配置为用于n型晶体管，或者可选地，配置为用于p型晶体管。在一些实施例中，对衬底100的顶部执行抗穿通(apt)注入以形成apt区域。注入apt区域的掺杂剂的导电类型与掺杂区域(或阱)的导电类型相同。apt区域可以在随后形成的源极/漏极(s/d)区域140(图9)下方延伸，并且用于减少从s/d区域140到衬底100的泄漏。为清楚起见，掺杂区域和apt区域未在图1和后续的图中示出。在一些可选实施例中，衬底100包括：元素半导体，诸如硅或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，诸如sige、gaasp，alinas、algaas、gainas、gainp和gainasp；或它们的组合。
17.如图1所示，在衬底100上形成半导体堆叠件102。半导体堆叠件102可以包括在z方向上交替堆叠的多个第一层104和多个第二层106。虽然在图1中仅示出了三个第一层104和三个第二层106，但是本公开的实施例不限于此。在其他实施例中，第一层104和第二层106的数量可以根据需要进行调整，诸如一个、两个、四个或更多的第一层104和第二层106。
18.在一些实施例中，第一层104和第二层106包括不同的材料。例如，第一层104是锗原子百分比在约15％和40％之间的范围内的sige层，而第二层106是不含锗的si层。然而，本公开的实施例不限于此，在其他实施例中，第一层104与第二层106具有不同蚀刻选择性的材料。在一些实施例中，通过外延生长工艺形成第一层104和第二层106，诸如分子束外延(mbe)工艺、金属有机化学气相沉积(mocvd)工艺等。在这种情况下，第一层104是外延sige层，并且第二层106是外延si层。在一些可选实施例中，通过合适的沉积形成第一层104和第二层106，诸如化学气相沉积(cvd)、原子层沉积(ald)等。在这种情况下，第一层104是多晶sige层，并且第二层106是多晶si层。
19.第一层104和第二层106可以具有相同或不同的厚度。在一些实施例中，第一层104具有相同的厚度t1，并且第二层106具有相同的厚度t2。在一些实施例中，厚度t1在从约5nm至约20nm的范围内，并且第二厚度t2在从约5nm至约20nm的范围内。可选地，从上到下的第一层104可以具有不同的厚度，并且从上到下的第二层106可以具有不同的厚度。
20.如图1所示，在半导体堆叠件102上形成掩模层108。掩模层108可以包括单层结构、
两层结构或多层结构。例如，掩模层108包括氧化硅(sio)层和位于sio层上的氮化硅(sin)层。在一些实施例中，通过cvd、ald等形成掩模层108。
21.参考图2，图案化掩模层108以形成多个掩模条118。然后通过将掩模条118用作掩模来图案化半导体堆叠件102和衬底100，以形成多个沟槽12。在这种情况下，在沟槽12之间形成多个鳍基底111和位于鳍基底111上的半导体条112的多个堆叠件。沟槽12延伸至衬底100中，并且具有彼此平行的纵向方向。在此，半导体条112的堆叠件称为纳米片堆叠件112，并且鳍基底111和其上的纳米片堆叠件112的组合称为鳍110。如图2所示，纳米片堆叠件112包括沿着z方向交替堆叠并且沿着y方向延伸的多个第一纳米片114和多个第二纳米片116。
22.在一些实施例中，可以通过任何合适的方法来图案化鳍110。例如，可以使用一个或多个光刻工艺图案化该结构，包括双重图案化或多重图案化工艺。通常地，双重图案或多重图案工艺结合了光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍110。
23.虽然在图2中仅示出了两个鳍110，但是本公开的实施例不限于此。在其他实施例中，鳍110的数量可以根据需要进行调整，诸如1个鳍、3个鳍、4个鳍或更多鳍。此外，图2中所示的掩模条118具有平坦的顶面。然而，本公开的实施例不限于此。在其他实施例中，由于高高宽比蚀刻，掩模条118可以具有圆顶状顶面。
24.参考图3，在沟槽12中形成绝缘层113。在一些实施例中，在衬底100上形成绝缘材料以覆盖鳍110并且填满沟槽12。除了鳍110之外，绝缘材料还覆盖掩模条118。绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。在本文中，低k介电材料通常为介电常数低于3.9的介电材料。可以通过可流动化学气相沉积(fcvd)、高密度等离子体化学气相沉积(hdp-cvd)、亚大气压化学气相沉积(sacvd)或旋涂来形成绝缘材料。可以执行平坦化工艺，以去除绝缘材料的部分和掩模条118，直到暴露鳍110。在这种情况下，如图3所示，鳍110的顶面110t与平坦化的绝缘层113的顶面113t基本共面。在一些实施例中，平坦化工艺包括化学机械抛光(cmp)、回蚀刻工艺、它们的组合等。
25.参考图4，使绝缘层113凹进以形成多个隔离区域115。在使绝缘层113凹进之后，鳍110从隔离区域115的顶面115t突出。即，隔离区域115的顶面115t可以低于鳍110的顶面110t。在一些实施例中，纳米片堆叠件112由隔离区域115暴露。即，隔离区域115的顶面115t可以与纳米片堆叠件112的底面112bt基本共面或低于纳米片堆叠件112的底面112bt。另外，隔离区域115的顶面115t可以具有如图所示的平坦表面、凸面、凹面(诸如凹陷)或它们的组合。在一些实施例中，通过使用适当的蚀刻工艺使绝缘层113凹进，诸如利用氢氟酸(hf)的湿蚀刻工艺、干蚀刻工艺或它们的组合。在一些实施例中，鳍110的顶面110t与隔离区域115的顶面115t之间的高度差在约30nm至约100nm的范围内。在一些实施例中，隔离区域115可以是浅沟槽隔离(sti)区域、深沟槽隔离(dti)区域等。
26.参考图5，在衬底100上形成伪介电层120。在一些实施例中，伪介电层120共形地覆盖纳米片堆叠件112的表面和隔离区域115的顶面115t。在一些实施例中，伪介电层120包括氧化硅、氮化硅、氮氧化硅等，并且可以通过cvd、ald等形成。伪介电层120和隔离区域115可以具有相同或不同的介电材料。
27.参考图6，伪栅极堆叠件122形成在纳米片堆叠件112的部分和隔离区域115的部分上方。伪栅极堆叠件122可以沿着与纳米片堆叠件112的延伸方向垂直的x方向延伸。即，可以横跨纳米片堆叠件112形成伪栅极堆叠件122。
28.具体地，伪栅极堆叠件122可以包括伪栅电极124和由伪栅电极124覆盖的伪介质层120的部分。在本文中，由伪栅电极124覆盖的伪介质层120的部分称为伪栅极介电层120m。在一些实施例中，伪栅电极124包括含硅材料，诸如多晶硅、非晶硅或它们的组合。可以通过使用合适的工艺形成伪栅电极124，诸如ald、cvd、pvd、镀或它们的组合。虽然图6中所示的伪栅电极124为单层结构，但是本公开的实施例不限于此。在其他实施例中，伪栅电极124可以是多层结构。伪栅极堆叠件122还可以包括位于伪栅电极124上方的硬掩模层126。在一些实施例中，硬掩模层126包括单层结构、两层结构、多层结构。例如，如图6所示，硬掩模层126包括氧化硅层126a和设置在氧化硅层126a上方的氮化硅层126b。
29.仍参考图6，还在伪栅极堆叠件122的侧壁上形成栅极间隔件128。与伪栅极堆叠件122类似，栅极间隔件128也形成为横跨纳米片堆叠件112。在一些实施例中，栅极间隔件128由介电材料形成，诸如氧化硅、氮化硅、碳氮化硅(sicn)、sicon或它们的组合。在一些实施例中，栅极间隔件128的厚度在从约2nm至约10nm的范围内。虽然图6中所示的栅极间隔件128为单层结构，但是本公开的实施例不限于此。在其他实施例中，栅极间隔件128可以是多层结构。例如，栅极间隔件128可以包括氧化硅层和设置在氧化硅层上的氮化硅层。伪栅极堆叠件122和栅极间隔件128覆盖纳米片堆叠件112的中间部分，并且露出未被覆盖的相对端部。
30.参考图7，去除纳米片堆叠件112的端部，并且使纳米片堆叠件112的端部凹进以形成凹槽14。在本文中，凹槽14可以称为源极/漏极(s/d)凹槽14。在一些实施例中，可以通过各向异性蚀刻工艺、各向同性蚀刻工艺或它们的组合来去除纳米片堆叠件112的端部。在一些实施例中，s/d凹槽14还延伸至鳍基底111中并且低于隔离区域115的顶面115t。换句话说，完全去除纳米片堆叠件112的端部，并且进一步去除鳍基底111的顶部。在这种情况下，如图7所示，s/d凹槽14的底面14bt低于隔离区域115的顶面115t。在一些实施例中，去除伪介电层120的一些部分，并且伪介电层120的其他部分可以在隔离区域115的边缘上方留下并且与隔离区域115的边缘对准，其中s/d凹槽14形成在伪介电层120的其他部分之间。栅极间隔件128可以覆盖包括伪栅极介电层120m、伪栅电极124和硬掩模层126的伪栅极堆叠件122的侧壁。
31.参考图8，在形成s/d凹槽14之后，在第一纳米片114的相对端部处形成多个内部间隔件132。在一些实施例中，使暴露于源极/漏极凹槽14中的第一纳米片114的相对端部选择性地和部分地凹进以形成内部间隔件凹槽(未示出)，而第二纳米片116基本上未被蚀刻。在第二纳米片116主要由硅(si)组成并且第一纳米片114主要由硅锗(sige)组成的实施例中，第一纳米片114的选择性和部分凹进可以包括sige氧化工艺，以及随后的sige氧化物去除。sige氧化工艺可以包括使用臭氧(o3)。在一些其他实施例中，选择性凹进可以是选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且第一纳米片114凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括氢氟酸(hf)或nh4oh蚀刻剂。在形成内部间隔件凹槽之后，将内部间隔件材料层沉积在半导体器件10上方，包括内部间隔件凹槽
中。内部间隔件材料层可以包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物或合适的介电材料。然后回蚀刻沉积的内部间隔件材料层以去除位于栅极间隔件128上方和第二纳米片116的侧壁上方的过量内部间隔件材料层，从而形成内部间隔件132。在一些实施例中，回蚀刻工艺可以是包括使用含氧气体、氢气、氮气、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如hbr和/或chbr3)、含碘气体(例如cf3i)、其他合适的气体和/或等离子体和/或它们的组合的干蚀刻工艺。
32.参考图9，从s/d凹槽14外延生长应变材料140(或高掺杂低电阻材料)。在一些实施例中，应变材料140用于对第二纳米片116和鳍基底111施加应变或应力。在本文中，应变材料140可以称为s/d区域140。在这种情况下，应变材料140包括设置在伪栅极堆叠件122的一侧处的源极和设置在伪栅极堆叠件122的另一侧处的漏极。源极覆盖鳍基底111的一端，并且漏极覆盖鳍基底111的另一端。s/d区域140邻接第二纳米片116并且电连接至第二纳米片116，而s/d区域140通过内部间隔件132与第一纳米片114电隔离。在一些实施例中，s/d区域140延伸超出纳米片堆叠件112的顶面。然而，本公开的实施例不限于此，在其他实施例中，s/d区域140的顶面与纳米片堆叠件112的顶面基本对准。
33.s/d区域140包括任何可接受的材料，诸如适合于p型晶体管或n型晶体管的材料。例如，s/d区域140可以包括适合于p型晶体管的sige、sigeb、ge、gesn等。在一些可选实施例中，s/d区域140可以包括适合于n型晶体管的硅、sic、sicp、sip等。在一些实施例中，通过mocvd、mbe、ald等形成s/d区域140。s/d区域140可以包括一个或多个半导体材料层。例如，s/d区域140可以包括底部半导体材料层、中间半导体材料层和帽半导体材料层。任何数量的半导体材料层可以用于s/d区域140。每个半导体材料层可以由不同的半导体材料形成并且可以掺杂到不同的掺杂剂浓度。在s/d区域140包括三个半导体材料层的实施例中，可以沉积底部半导体材料层，可以在底部半导体材料层上方沉积中间半导体材料层，并且可以在中间半导体材料层上方沉积帽半导体材料层。
34.在一些实施例中，s/d区域140掺杂有导电掺杂剂。例如，s/d区域140(诸如sige)可以用p型掺杂剂外延生长以使p型晶体管应变。即，s/d区域140掺杂有p型掺杂剂以作为p型晶体管的源极和漏极。p型掺杂剂包括硼或bf2，并且可以通过具有原位掺杂的lpcvd工艺外延生长s/d区域140。如上所讨论的，s/d区域140可以外延生长为具有不同掺杂剂浓度的多个层，诸如具有从约45％到55％的ge原子百分比和约1x10
21
/cm3至约2x10
21
/cm3的硼浓度的sige:b的底层、具有从约45％到60％的ge原子百分比和约8x10
20
/cm3至约3x10
21
/cm3的硼浓度的sige:b的中间层以及具有从约25％到45％的ge原子百分比和约1x10
20
/cm3至约8x10
20
/cm3的硼浓度的sige:b的帽层。在一些可选实施例中，诸如sic、sip、sic/sip的组合或sicp的s/d区域140是用n型掺杂剂外延生长的，以用于使n型晶体管应变。即，s/d区域140掺杂有n型掺杂剂以作为n型晶体管的源极和漏极。n型掺杂剂包括砷和/或磷，并且可以通过具有原位掺杂的lpcvd工艺外延生长s/d区域140。在一些实施例中，s/d区域140外延生长有掺杂剂浓度不同的多个层，诸如具有约1x10
21
/cm3至约2x10
21
/cm3的磷浓度的si:p的底层、具有约1x10
21
/cm3至约4x10
21
/cm3的磷浓度的si:p的中间层以及具有约1x10
20
/cm3至约1x10
21
/cm3的砷浓度的si:as的帽层。
35.由于用于形成s/d区域140的外延生长工艺，s/d区域140的横截面可以具有菱形或
五边形形状。然而，本公开的实施例不限于此。在其他实施例中，s/d区域140的横截面也具有六边形、柱形或条形。在一些实施例中，如图9所示，在完成外延生长工艺之后，相邻的s/d区域140彼此分隔开。可选地，相邻的s/d区域140可以合并。
36.参考图10，在半导体器件10上方形成层间介电(ild)层144。还可以在s/d区域140和ild层144之间形成接触蚀刻停止层(cesl)。为了清楚起见，cesl未在图10中示出。此外，为了示出ild层144的前部后面的部件，图10和后续图中未示出ild层144的一些前部，使得可以示出内部部件。可以理解，ild层144的未示出部分仍然存在。
37.在一些实施例中，cesl共形地覆盖s/d区域140和栅极间隔件128的外侧壁的侧壁。cesl可以包括氮化硅、氮氧化硅、具有氧(o)或碳(c)元素的氮化硅和/或其他材料；并且可以通过cvd、pvd(物理气相沉积)、ald或其他合适的方法形成。
38.ild层144包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、旋涂玻璃(sog)、氟化硅玻璃(fsg)、碳掺杂的氧化硅(例如，sicoh)、聚酰亚胺和/或它们的组合。在一些其他实施例中，ild层144包括低k介电材料。低k介电材料的示例包括(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、bcb(双苯并环丁烯)、flare、(密歇根的米德兰的陶氏化学公司)、氢倍半硅氧烷(hsq)或氟化氧化硅(siof)，和/或它们的组合。在可选实施例中，ild层144包括一种或多种介电材料和/或一种或多种介电层。在一些实施例中，ild层144通过fcvd、cvd、hdpcvd、sacvd、旋涂、溅射或其他合适的方法形成为合适的厚度。例如，最初形成层间介电材料层以覆盖隔离区域115、伪栅极堆叠件122和栅极间隔件128。随后，减小层间介电材料层的厚度，直到伪栅极堆叠件122暴露，以形成ild层144。减小层间介电材料层的厚度的工艺可以通过化学机械抛光(cmp)工艺、蚀刻工艺或其他合适的工艺来实现。在这种情况下，ild层144的顶面可以与伪栅极堆叠件122的顶面共面。
39.仍参考图10，去除伪栅极堆叠件122以形成栅极沟槽16。ild层144和cesl可以在去除伪栅极堆叠件122期间保护s/d区域140。可以通过使用等离子体干蚀刻和/或湿蚀刻去除伪栅极堆叠件122。当伪栅电极为多晶硅并且ild层144为氧化硅时，可以使用诸如tmah溶液的湿蚀刻剂来选择性地去除伪栅电极。此后通过使用另一等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层。
40.参考图11，执行蚀刻工艺以去除第一纳米片114。在这种情况下，可以完全去除第一纳米片114以在第二纳米片116之间形成多个间隙18，也如图12所示。图12示出了堆叠纳米片116的部分的更清晰的视图。如图11所示的ild层144、s/d区域140和栅极间隔件128未在图12中示出，但是这些部件仍然存在。因此，第二纳米片116通过间隙18彼此分隔开。此外，最底部的第二纳米片116也可以通过间隙18与鳍基底111分隔开。结果，第二纳米片116悬置。在一些实施例中，间隙18的高度在从约5nm至约20nm的范围内。在本实施例中，第二纳米片116包括硅，并且第一纳米片114包括硅锗。可以通过使用合适的氧化剂(诸如臭氧)氧化第一纳米片114来选择性地去除第一纳米片114。此后，可以从栅极沟槽16选择性地去除氧化的第一纳米片114。在一些实施例中，蚀刻工艺包括干蚀刻工艺以选择性地去除第一纳米片114，例如，通过在约20℃至约300℃的温度下施加hcl气体或施加cf4、sf6和chf3的气体混合物来选择性地去除第一纳米片114。悬置的第二纳米片116的相对端部连接至s/d区域140。悬置的第二纳米片116在下文中可以称为沟道构件116。蚀刻工艺可以称为沟道构件释
放工艺。
41.参考图13和图14，在栅极沟槽16和间隙18中形成栅极介电层152。图14示出了包裹沟道构件116的栅极介电层152的更清晰的视图。在一些实施例中，栅极介电层152包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的示例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化镧、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层152包括形成在沟道构件116和高k介电材料之间的界面层(未示出)。可以通过cvd、ald或任何合适的方法形成栅极介电层152。在一个实施例中，通过使用诸如ald的高度共形沉积工艺形成栅极介电层152，以确保在每个沟道构件116周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层152的厚度在从约0.5nm至约3nm的范围内。
42.参考图15，在栅极介电层152上形成栅电极154，并且然后使用例如cmp工艺平坦化栅电极154，直到露出ild层144的顶面。在这种情况下，栅电极154和栅极介电层152构成栅极堆叠件150。栅电极154可以包括各种导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或它们的组合。栅电极154可以包括一层或多层导电材料，诸如功函金属(wfm)层(例如，图16中的wfm层160)和金属填充层(例如，图20中的金属填充层176)和/或其他合适的层。
43.在一些实施例中，可以沉积wfm层以围绕每个沟道构件116。可以在wfm层中形成空隙。由于用于wfm层的导电材料的有限间隙填充能力，空隙通常暴露在wfm层的外表面。为了防止杂质在随后的沉积工艺中引入到空隙中，可以使wfm层凹进，并且可以沉积阻挡层以从顶部密封wfm层和空隙。阻挡层阻挡杂质进入空隙，否则可能导致wfm电阻偏移和晶体管vt偏移。随后可以在阻挡层上沉积金属填充层以完成栅电极154。
44.为了清楚起见，形成栅电极154的步骤在图16至图22中示出。图16、图17a、图17b、图17c、图18、图19、图20、图21和图22对应于沿着线a-a'截取的图15中的半导体器件10的局部截面图。图23对应于沿着线b-b'截取的图15中的半导体器件10的局部截面图。
45.参考图16，wfm层160填充栅极间隔件128的相对侧壁之间的栅极沟槽16并且围绕每个沟道构件116。wfm层160设置选择的功函数以增强用于n型晶体管或p型晶体管的器件性能。wfm层160由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层，或者这些材料中的两种或多种的多层。对于n型晶体管，tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种可以用作wfm，并且对于p型晶体管，tialc、al、tial、tan、taalc、tin、tic和co中的一种或多种可以用作wfm。可以通过ald、pvd、cvd、电子束蒸发或其他合适的工艺形成wfm层160。另外，可以针对可以使用不同金属层的n型晶体管和p型晶体管分别形成wfm层160。
46.在将wfm沉积到栅极沟槽16和间隙18中期间，由于用于wfm层160的导电材料的有限间隙填充能力，形成空隙170。尤其是当栅极沟槽16的高宽比随着晶体管尺寸不断缩小到亚10nm技术节点而变得高时，wfm变得难以完全填满间隙18。空隙170通常具有高高宽比(例如，长度与宽度的比率大于5)并且也可以称为缝隙170。空隙170处于开放状态。即，空隙170通常对wfm层160的外表面开放。位于间隙18中(最顶部沟道构件116下方)的空隙170通常沿着沟道构件116的纵向方向(y-方向)水平地延伸，表示为空隙170a。在一些实施例中，空隙
170a具有从约1nm至约10nm的范围内的宽度w1和从约5nm至约50nm的范围内的长度l1。位于最顶部沟道构件116之上的空隙170通常在栅极间隔件128的相对侧壁之间垂直地(z方向)延伸，表示为空隙170b。在一些实施例中，空隙170b具有从约1nm至约5nm的范围内的宽度w2和大于约5nm的长度l2。另外，最底部沟道构件160下方的空隙170a的长度l1可以大于其上方的其他空隙170a。这是由于底部处的沟道构件160的长度较大。如图16所示，连接沟道构件160的端部的虚线相对于垂直方向具有从约0到60度的范围内的角度(表示为α)。
47.虽然图16仅示出了半导体器件10中的一个晶体管，但是半导体器件10可以包括具有栅极介电层152和wfm层160的不同堆叠条件的各种晶体管，以适应晶体管的不同性能需求，诸如实现不同的阈值电压。栅极介电层152和wfm层160的不同堆叠条件会导致不同区域中的空隙170a的形状和体积不同。例如，根据一些实施例，图17a、图17b和图17c分别示出了半导体器件10的三个不同区域中的图16中的虚线框中示出的区域a的放大图，以进一步示出堆叠在各种晶体管中的两个相邻的沟道构件116之间的空隙170a的细节。
48.共同参考图17a、图17b和图17c，根据一些实施例，半导体器件10包括区域i、区域ii和区域iii。这些区域(诸如逻辑区域、存储器区域、外周区域或它们的组合)用于形成不同的有源器件。区域i可以用于形成n型晶体管，诸如具有第一阈值vn的n型gaa晶体管。区域ii可以用于形成p型晶体管，诸如具有第二阈值vp1的p型gaa晶体管。区域iii可以用于形成p型晶体管，诸如具有第三阈值vp2的p型gaa晶体管。区域i-iii可以是相邻的。可选地，每个区域可以彼此分隔开，并且可以在区域i、ii和iii之间设置任意数量的器件部件(例如，其他区域、其他有源器件、隔离结构等)。在一些实施例中，vn可以是标准n型电压，vp1可以是标准p型电压，并且vp2可以是低p型电压，使得vn》0》vp2》vp1。
49.在区域i、ii和iii中的每个中，栅极介电层152可以包括多个高k介电材料层，诸如所示实施例中的高k介电材料层152a、152b和152c。高k介电材料层152a、152b和152c中的每个可以包括彼此不同的高k介电材料组分。高k介电材料的示例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化镧、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层152包括形成在沟道构件116和高k介电材料层152a之间的界面层(未示出)。在一些实施例中，高k介电材料层152a、152b和152c在不同区域可以具有相同或不同的厚度以适应各种器件性能需求。例如，高k介电材料层152a可以在所有三个区域i、ii和iii中具有相同的厚度；高k介电材料层152b在所有三个区域i、ii和iii中可以具有相同的厚度；区域i中的高k介电材料层152c可以比区域ii和iii中的厚。
50.在用于形成n型晶体管的区域i中，wfm层160包括n型wfm 160a。n型wfm 160a可以是tan、taalc、tin、tic、co、tial、hfti、tisi或tasi的单层，或者这些材料中的两种或多种的多层。n型wfm 160a与高k介电材料层152c接触。wfm 160a未填满相邻的沟道构件116之间的间隙18，在相邻的沟道构件116之间留下空隙170a-1。空隙170a-1沿着沟道构件116的纵向方向(y方向)水平地延伸。
51.在用于形成p型晶体管的区域ii中，wfm层160包括第一p型wfm 160b和设置在第一p型wfm 160b上的n型wfm 160a。第一p型wfm 160b可以是tialc、al、tial、tan、taalc、tin、tic或co的单层，或者这些材料中的两种或多种的多层。第一p型wfm 160b与高k介电材料层152c接触。第一p型wfm 160b和n型wfm 160a未填满相邻的沟道构件116之间的间隙18，在相
邻的沟道构件116之间留下空隙170a-2。空隙170a-2沿着沟道构件116的纵向方向(y方向)水平地延伸。
52.在用于形成p型器件的区域iii中，wfm层160包括第一p型wfm 160b、设置在第一p型wfm 160b上的第二p型wfm 160c和设置在第二p型wfm 160c上的n型wfm 160a。第一p型wfm 160b和第二p型wfm 160c中的每个可以是tialc、al、tial、tan、taalc、tin、tic或co的单层，或者这些材料中的两种或多种的多层，但是具有不同的材料组分。第一p型wfm 160b与高k介电材料层152c接触。第一p型wfm 160b、第二p型wfm 160c和n型wfm 160a未填满相邻的沟道构件116之间的间隙18，在相邻的沟道构件116之间留下空隙170a-3。空隙170a-3沿着沟道构件116的纵向方向(y方向)水平地延伸。
53.由于区域i、ii和iii中的高k介电层和wfm的堆叠条件不同，区域i、ii和iii中的空隙170a的形状和体积也不同。例如，由于更薄的高k介电层152c和缺少第二p型wfm 160c，区域ii中的空隙170a-2可以具有最大的体积。作为比较，由于最厚的高k介电层152c，区域i中的空隙170a-1可以具有最小的体积。区域iii中的空隙170a-3可以在这三个中具有中间体积。相对较大体积的空隙170a-2和170a-3导致n型wfm 160a在区域ii和iii中的不连续性，使得n型wfm 160a是离散的并且积聚在相邻的沟道构件116之间的间隙18的拐角处，但不是连续的形式。第一p型wfm 160b的部分也暴露在区域ii中的空隙170a-2中，并且第二p型wfm 160c的部分也暴露在区域iii中的空隙170a-3中。作为比较，区域i中的n型wfm 160a是连续的。区域ii和iii中的离散n型wfm 160a的一个原因是随着半导体器件的尺寸不断缩小，两个相邻的沟道构件116之间的空间(间隙18在z方向上的尺寸)变得越来越小。该空间可能无法提供足够的空间来以连续形式容纳一个或两个额外的wfm层。此外，由于额外的第二p型wfm 160c，区域iii中的空隙170a-3可以具有最大的高宽比(在图16中限定为l1/w1)。在所示实施例中，空隙170a-3在y方向上具有与空隙170a-2基本相同的长度，但是在z方向上具有比空隙170a-2更小的宽度，并且具有与空隙170a-1基本相同的宽度，但是具有比空隙170a-1更大的长度。
54.参考图18，回蚀刻wfm层160和栅极介电层152到栅极间隔件128的上表面的下面，以形成凹槽172。在一些实施例中，通过干和/或湿蚀刻工艺回蚀刻wfm层160和栅极介电层152。wfm层160的凹进的顶面可以具有凹形(例如，凹陷)轮廓。在一些实施例中，剩余栅极高度(表示为gh，从凹形底部到最顶部沟道构件116测量的)在从约20nm至约40nm的范围内。在回蚀刻工艺之后，栅极介电层152的底部处的间距(表示为s1)大于栅极介电层152的顶部处的间距(表示为s2)。在一些实施例中，栅极间隔件128的两个外侧壁之间的间距(表示为s3)在从约10nm至约30nm的范围内。在一些实施例中，栅极介电层152与栅极间隔件128之间的界面可以具有颈缩轮廓，诸如可近似为半径为c1的一段圆的弯曲形状。在一些示例中，半径c1在从约10nm至约20nm的范围内。蚀刻工艺相对于ild层144选择性地去除wfm层160和栅极介电层152，使得ild层144不被蚀刻或基本上不被蚀刻。蚀刻工艺可以部分地去除在凹进的wfm层160之上延伸的栅极间隔件128的顶部，使得栅极间隔件128的顶部具有面向凹槽172的锥形侧壁。越靠近栅极间隔件128的顶面，栅极间隔件128的厚度变得越小。在一些实施例中，栅极间隔件128的最顶部的厚度w4比未蚀刻的栅极间隔件128的中间部分的厚度w3小约2nm至约5nm。这是由于更靠近栅极间隔件128顶面的介电材料暴露于蚀刻剂的持续时间更长。
55.参考图19，阻挡层174沉积在凹槽172的底面和侧壁表面上方以及ild层144的顶面上方。阻挡层174覆盖栅极介电层152和wfm层160，使得空隙170a和170b被密封在阻挡层174下方。阻挡层174阻挡来自后续工艺的杂质进入空隙170a和170b。阻挡层174也可以称为密封层或帽层。
56.在一些实施例中，阻挡层174是毯式(或共形)沉积的，诸如在ald工艺中，在该ald工艺期间以循环方式施加用于形成阻挡层174的前体。可以通过调节ald工艺期间在沉积室中执行的沉积循环的数量来控制阻挡层174的厚度。在一些实施例中，阻挡层174的厚度在约2nm至约10nm的范围内。阻挡层174可以包括任何合适的材料，诸如含氧材料(例如，氧化硅、碳氧化硅、氧化铝、氮氧化铝、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮氧化硅等)、含氮材料(例如，碳氮化钽、氮化硅、氮化锆、碳氮化硅等)、含硅材料(例如，硅化铪、硅、硅化锆等)、其他合适的材料或它们的组合。值得注意的是，阻挡层174的组分选择为与栅极间隔件128和栅极介电层152的组分明显不同，确保在后续处理步骤期间所述层之间有足够的蚀刻选择性。在一个这样的示例中，阻挡层174、栅极介电层152和栅极间隔件128可以分别包括金属氮化物(例如，tin)、金属氧化物(例如，hfo2)和含氮材料(例如，氮化硅)。空隙170b的侧壁和底面构成wfm层160，而空隙170b的顶面构成阻挡层174。在一些实施例中，密封在阻挡层174下方的空隙170b具有在从约1nm至约3nm的范围内的宽度w2'和从约2nm至约10nm的范围内的减小的长度l2'；空隙170b与最顶部沟道构件116之间的距离d1在从约5nm至约10nm的范围内；空隙170a和最顶部沟道构件116之间的距离d2在从约0到10nm的范围内；空隙170a与中间沟道构件116之间的距离d3在从约0到10nm的范围内；在各种实施例中，距离d2和d3的总和通常小于30nm；当然，本实施例不限于这些尺寸。
57.在一些实施例中，氧处理可以可选地施加到阻挡层174的顶面。氧处理增加了阻挡层174的顶部中的氧原子浓度。氧原子浓度可以从阻挡层174的顶面处的最大水平逐渐减小到阻挡层174的底部处的基本上为零。根据一些实施例，最大氧浓度可以在从约0.5％至约10％的范围内。在示例性工艺中，氧处理是使用包括o2、o3或h2o的源气体的在约200w至约1000w的源功率和约2毫托至约5毫托的压力和约50℃至约150℃的温度下的含氧等离子体处理。氧处理增加了阻挡层174对随后将沉积在其上的金属填充层176的粘附。因此，阻挡层174也可以称为胶层。
58.参考图20，金属填充层176沉积在凹槽172中和阻挡层174之上。在选择性蚀刻工艺(诸如利用氢氟酸(hf)的湿蚀刻工艺、干蚀刻工艺或它们的组合)中去除阻挡层174的未由金属填充层176覆盖的水平部分。金属填充层176可以包括铝(al)、钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、氮化钽硅(tasin)、铜(cu)、其他难熔金属或其他合适的金属材料或它们的组合。例如，金属填充层176可以由无氟钨(ffw)形成。在各种实施例中，可以通过ald、pvd、cvd、电子束蒸发或其他合适的工艺形成金属填充层176。金属填充层176可以沉积在ild层144的顶面上方。执行平坦化工艺(诸如cmp工艺)以去除金属填充层176的过量部分(以及阻挡层174的水平部分，如果没有事先在蚀刻工艺中去除)以暴露ild层144的顶面。在一些实施例中，可以可选地回蚀刻金属填充层176的顶部，使得金属填充层的顶面层176具有凹形(或凹陷)轮廓。在一些实施例中，凹形可以近似为半径为c2的圆的段。半径c2小于c1，在一些示例中在从约5nm至约10nm的范围内。如图20所示，连接金属填充层176的中心点和边缘点的虚线相对于水平线形成角度(表示为γ)，该角度在从约10度至约60度的范围
内。在一些实施例中，凹进的金属填充层176的厚度在从约3nm至约20nm的范围内。在各种实施例中，凹进的金属填充层176的厚度通常小于栅极高度gh。阻挡层174密封空隙170a和170b，并且因此防止金属填充层176中的金属元素和后续蚀刻和沉积工艺中的其他化合物进入空隙170a和170b。wfm层160、阻挡层174和金属填充层176共同构成栅电极154。栅电极154和栅极介电层152共同构成栅极堆叠件150。
59.参考图21，在可选实施例中，在沉积金属填充层176之前，在选择性蚀刻工艺(诸如利用氢氟酸(hf)的湿蚀刻工艺、干蚀刻工艺或它们的组合)中去除ild层144的顶面上方的阻挡层174的水平部分和栅极间隔件128的侧壁上方的阻挡层174的垂直部分。选择性蚀刻工艺由定时器模式控制，使得栅极间隔件128的侧壁暴露，而阻挡层174的底部仍然覆盖栅极介电层152和wfm层160的顶面。由于与阻挡层174的其他部分相比，阻挡层174的底部的厚度相对较大，所以阻挡层174的底部保留。选择性蚀刻工艺将阻挡层174减薄其厚度的约40％至约80％。栅极间隔件128的顶部也遭受蚀刻损失，使得栅极间隔件128的最顶部的厚度w4'比未蚀刻的栅极间隔件128的中间部分的厚度w3小约2nm至约5nm(w4'《w3)。随后，金属填充层176沉积在阻挡层174的剩余部分上。可以可选地回蚀刻金属填充层176的顶部以暴露栅极间隔件128的侧壁。回蚀刻的金属填充层176可以完全覆盖或部分地覆盖阻挡层174。在一些实施例中，金属填充层176在阻挡层174上方的覆盖率在从约70％至约100％的范围内。金属填充层176的顶面可以具有凹形(或凹陷)轮廓。在一些实施例中，凹进的金属填充层176的厚度在从约3nm至约10nm的范围内。阻挡层174密封空隙170a和170b，并且因此防止金属填充层176中的金属元素和后续蚀刻和沉积工艺中的其他化合物进入空隙170a和170b。
60.可以理解，图20和图21中描绘的配置在后续操作期间可以同样适用。然而，为了清楚起见，在图20描绘的实施例的上下文中讨论图22。参考图22，形成栅极接触件182、源极/漏极接触件184和通孔接触件186。
61.在一些实施例中，第一图案化掩模(未示出)形成在ild层144上方，其中在s/d区域140之上具有开口。蚀刻工艺穿过开口蚀刻ild层144并且暴露沟槽中的s/d区域140。在硅化物形成工艺中在s/d区域140之上形成硅化物部件180。硅化物部件180可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、它们的组合或其他合适的化合物。随后，通过在沟槽中沉积导电材料，在沟槽中形成s/d接触件184，并且s/d接触件184接合在硅化物部件180上。导电材料可以包括任何合适的材料，诸如w、co、ru、cu、ta、ti、al、mo、其他合适的导电材料或它们的组合，并且可以通过任何合适的方法沉积，诸如cvd、pvd、ald、镀、其他合适的方法或它们的组合。可选地，可以跳过硅化物的形成，并且s/d接触件184直接接触s/d区域140。
62.在形成s/d接触件184之后，在ild层144上沉积ild层188。在一些实施例中，ild层188包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、旋涂玻璃(sog)、氟化硅玻璃(fsg)、碳掺杂的氧化硅(例如，sicoh)、聚酰亚胺和/或它们的组合。在一些其他实施例中，ild层188包括低k介电材料。在一些实施例中，ild层144和188包括不同的介电材料。ild层188可以通过fcvd、cvd、hdpcvd、sacvd、旋涂、溅射或其他合适的方法形成为合适的厚度。在所示实施例中，ild层188的部分沉积在金属填充层176的凹形顶面上并且
因此在ild层144的顶面的下面。
63.在形成ild层188之后，在ild层188上方形成第二图案化掩模(未示出)，其中分别在s/d接触件184和金属填充层176之上具有开口。蚀刻工艺穿过开口蚀刻穿过ild层188并且暴露沟槽中的s/d接触件184和金属填充层176。随后，通过在沟槽中沉积导电材料，在沟槽中形成通孔接触件186和栅极接触件182，通孔接触件186和栅极接触件182分别接合在s/d接触件184和金属填充层176上。导电材料可以包括任何合适的材料，诸如w、co、ru、cu、ta、ti、al、mo、其他合适的导电材料或它们的组合，并且可以通过任何合适的方法沉积，诸如cvd、pvd、ald、镀、其他合适的方法或它们的组合。形成通孔接触件186和栅极接触件182的导电材料可以不同于形成s/d接触件184的导电材料。随后，执行平坦化工艺(诸如cmp工艺)以去除过量的导电材料并且暴露ild层188。
64.图23示出了沿着线b-b'截取的图15中的半导体器件10的局部截面图。为了更清楚的观察，仅示出了沟道构件116、栅极介电层152、wfm层160、阻挡层174、金属填充层176、栅极接触件182和空隙170。但是其他部件仍然存在。底部处的沟道构件116通常具有比顶部的沟道构件更大的宽度。在一些实施例中，沟道构件116沿着x方向的宽度在从约20nm至约50nm的范围内。沟道构件116沿着z方向的厚度在从约5nm至约10nm的范围内。从最顶部沟道构件116的顶面到栅极介电层152的底面的高度(表示为h)在从约40nm至约80nm的范围内。栅极介电层152的相对侧壁之间的距离(表示为d)在从约40nm至约80nm的范围内。最顶部沟道构件116和栅极接触件182的底面之间的距离(表示为t)在从约5nm至约20nm的范围内，在一些实施例中，该距离也大于沟道构件116的厚度。由于回蚀刻工艺，wfm层160的顶面具有凹形(或凹陷)轮廓。阻挡层174和金属填充层176也分别呈现出凹形(或凹陷)轮廓。凹形的顶点可以从栅电极的中心偏移，使得金属填充层176的顶面形成从约110度至约170度的范围内的角度(表示为agl.1)；金属填充层176的外侧壁相对于垂直方向形成从约10度至约40度的范围内的角度(表示为agl.2)；并且金属填充层176的外侧壁相对于阻挡层174的外侧壁形成从约10度至约60度的范围内的角度(表示为agl.3)。也如图23所示，空隙170a在相邻的沟道构件116之间水平地延伸，并且空隙170b在沟道构件116的旁边垂直地延伸。一些空隙170b可以在最底部沟道构件116的底面的下面和最顶部沟道构件116的顶面之上延伸。另外，一些空隙170a和一些空隙170b可以连接并且形成更大的空隙170，该更大的空隙170在三侧上围绕沟道构件116的堆叠件。
65.虽然不旨在限制，但本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开的实施例提供阻挡层，阻挡层密封在wfm层的沉积期间形成的空隙。阻挡层阻挡杂质进入空隙，这提高器件性能的均匀性。此外，阻挡层的形成可以很容易地集成到现有的半导体制造工艺中。
66.在一个示例性方面中，本公开针对一种制造半导体器件的方法。该方法包括在衬底上方交替堆叠第一半导体层和第二半导体层，将第一半导体层和第二半导体层图案化为鳍结构，横跨鳍结构形成介电层，去除鳍结构的第一半导体层，从而在鳍结构的第二半导体层之间形成间隙，沉积第一金属层以包裹第二半导体层的周围，其中在介电层的相对侧壁之间形成空隙，使第一金属层凹进，在凹进的第一金属层上方形成阻挡层，从而覆盖空隙，以及在阻挡层上方沉积第二金属层。在一些实施例中，该方法还包括使第二金属层凹进，以及形成接合在凹进的第二金属层上的金属接触件。在一些实施例中，金属接触件的底面在
介电层的顶部的下面。在一些实施例中，第一金属层的沉积覆盖介电层的相对侧壁，并且第一金属层的凹进露出介电层的相对侧壁的顶部。在一些实施例中，第一金属层的凹进还减薄介电层的厚度。在一些实施例中，阻挡层的形成包括在半导体器件上方沉积毯式层，以及去除位于介电层的相对侧壁外部的毯式层的部分。在一些实施例中，阻挡层的形成还包括去除沉积在介电层的相对侧壁上的毯式层的部分，从而露出相对侧壁的顶部。在一些实施例中，毯式层包括金属氮化物。在一些实施例中，第一金属层配置为调整半导体器件的功函数。
67.在另一个示例性方面中，本公开针对一种制造半导体器件的方法。该方法包括形成悬置在衬底之上的垂直堆叠的沟道构件，形成邻接沟道构件的相对端部的应变材料，沉积包裹沟道构件的周围的功函金属层，其中，在沉积功函金属层之后，沟道构件之间的间隙缩小，但是仍然保留，部分地去除功函金属层，在功函金属层上形成阻挡层，其中阻挡层密封阻挡层下方的间隙，以及在阻挡层上沉积金属填充层。在一些实施例中，该方法还包括对阻挡层的顶面执行氧处理。在一些实施例中，该方法还包括形成介于功函金属层和应变材料之间的介电层，以及在沉积功函金属层之前，沉积包裹沟道构件的周围的栅极介电层，栅极介电层与介电层直接接触。在一些实施例中，功函金属层包括离散地沉积在栅极介电层上的n型金属层。在一些实施例中，部分地去除功函金属层还部分地去除栅极介电层。在一些实施例中，间隙包括在最顶部沟道构件之上垂直地延伸的第一间隙，并且阻挡层覆盖第一间隙的顶部开口。在一些实施例中，间隙包括在两个相邻的沟道构件之间水平地延伸的第二间隙。在一些实施例中，该方法还包括在应变材料上方形成层间介电层，以及使金属填充层凹进，使得金属填充层的顶面在层间介电层的顶面的下面。
68.在又一示例性方面中，本公开针对一种半导体器件。该半导体器件包括：半导体沟道构件，垂直地堆叠在衬底上方；栅极堆叠件，包裹半导体沟道构件的周围，其中栅极堆叠件包括第一金属层、第二金属层、夹在第一金属层和第二金属层之间的阻挡层、以及堆叠在第一金属层和阻挡层之间的空隙；源极/漏极(s/d)外延部件，与半导体沟道构件接触；绝缘层，介于s/d外延部件和栅极堆叠件之间；以及栅极间隔件，设置在栅极堆叠件的侧壁上，其中第一金属层在栅极间隔件的顶面的下面。在一些实施例中，空隙包括在最顶部的半导体沟道构件之上垂直地延伸的第一空隙和在最顶部的半导体沟道构件的下面水平地延伸的第二空隙。在一些实施例中，第一金属层的顶面具有凹形轮廓。
69.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构的基础。本领域技术人员也应该意识到，这种等同配置不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。