集成电路器件及其制造方法以及芯片封装件与流程

1.本技术的实施例涉及芯片封装件、集成电路器件以及用于制造集成电路器件的方法。


背景技术：

2.半导体集成电路(ic)行业经历了快速增长。ic设计和材料方面的技术进步已经产生了几代ic，其中每一代都比前几代具有更小、更复杂的电路。在ic发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。
3.随着半导体器件继续按比例缩小，可能会出现制造方面的挑战。例如，ic封装中现有的冷却器件的工艺不够简单，可能依赖外部冷却系统来降低其工作温度。因此，尽管现有的半导体制造方法通常足以满足其预期目的，但其并非在各个方面都完全令人满意。


技术实现要素：

4.根据本技术的实施例，提供了一种集成电路器件，包括：芯片，包括半导体衬底；以及热电模块，嵌入半导体衬底中，其中，热电模块包括第一半导体结构，第一半导体结构电连接至第二半导体结构，其中，热电模块的底部延伸穿过半导体衬底的厚度，并且其中，第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂。
5.根据本技术的另一个实施例，提供了一种芯片封装件，包括：底部芯片，包括第一衬底；顶部芯片，电接合至底部芯片，其中，顶部芯片包括第二衬底；以及热电器件，嵌入第二衬底中，其中，热电器件包括n型结构，n型结构连接至p型结构，并且其中，每个n型结构和p型结构延伸至接触底部芯片。
6.根据本技术的又一个实施例，提供了一种用于制造集成电路器件的方法，包括：形成延伸至衬底中的第一半导体结构；形成延伸至衬底中并且邻接第一半导体结构的第二半导体结构，其中，第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂；以及形成沿着每个第一半导体结构和第二半导体结构的侧壁的介电衬垫。
7.本技术的实施例涉及半导体器件的热电冷却。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1是根据本发明的各个方面的示例性集成芯片封装件(或其部分)的示意图；
10.图2a、图3a、图3b、图3c、图5a、图5b、图8a、图8b、图8c、图8d、图8e、图8f、图9a、图9b、图10e、图10f、图10g、和图10h是根据本发明的各个方面的示例性集成芯片封装件(或其部分)的截面图；
11.图2b和图2c是根据本发明的各个方面的示例性集成芯片封装件(或其部分)的操作的示意图；
12.图2d是根据本发明的各个方面的用于使用示例性集成芯片封装件(或其部分)的方法的流程图；
13.图4a、图4b、图6a、图6b、图7a、图7b、图7c、图7d、图10a、图10b、图10c、和图10d是根据本发明的各个方面的示例性集成芯片封装件(或其部分)的平面俯视图；
14.图11是根据本发明的各个方面的用于制造示例性集成芯片封装件的方法的流程图；
15.图12是根据本发明的各个方面的用于制造示例性集成芯片封装件(或其部分)的方法的流程图；
16.图13a、图13b、图13c、图13d、图13e、图13f、和图13g是根据本发明的各个方面的在如图11和/或图12所描绘的方法的中间阶段的示例性集成芯片封装件(或其部分)的截面图；
17.图14是根据本发明的各个方面的用于制造示例性集成芯片封装件(或其部分)的方法的流程图；
18.图15a、图15b、图15c、图15d、图15e、图15f、图15g、图15h、图15i、图15j、和图15k是根据本发明的各个方面的在如图11和/或图14所描绘的方法的中间阶段的示例性集成芯片封装件(或其部分)的截面图；
19.图16a、图16b、图16c、图16d、图16e、图16f、图16g、图16h、图16i、图16j、图16k、图16l、图16m、图16n、图16o、图16p、图16q、图16r、和图16s是根据本发明的各个方面的在如图11和/或图14所描绘的方法的中间阶段的示例性集成芯片封装件(或其部分)的截面图。
具体实施方式
20.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
21.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果图中的器件进行翻转，则描述为在其他元件或部件“下方”、“之下”的元件将定向为在其他元件或部件“之上”。因此，示例性术语“下方”可以涵盖之上和下方的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
22.更进一步，当用“大约”，“近似”等描述数字或数字范围时，该术语旨在涵盖包括在所描述数字的合理范围内的数字，例如在如所描述的数字的+/-10％内或本领域技术人员
所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
23.本发明总体上针对冷却ic芯片封装件上的半导体器件的结构和方法。更具体地，本发明针对通过利用形成在ic芯片封装件内的热电基模块(或者器件)来内部冷却ic芯片封装件。在一些实施例中，ic芯片封装件可以形成为集成芯片上系统(soic)配置、衬底上晶圆上芯片(cowos)配置、集成扇出(info)配置、三维结构(3d结构)配置、其他配置、或其组合。
24.参考图1，示例性ic芯片封装件100提供为包括各种半导体器件，例如存储器控制器110、多个核心器件120、存储器器件(例如l3高速缓存)130、和其他组件140，其可以包括非核心器件、队列器件、和/或i/o器件。封装件100的这些和其他器件的温度可能在操作期间由于发热而无意地增加，并且各种金属组件(例如导线)的电阻也可能增加。由于图案密度的不同，由ic芯片封装件100的各种组件所产生的热量可能不同。在本示例中，核心器件120可能比其他器件产生更多的热量。这种温度升高可能会对诸如栅极氧化物材料的介电组件的寿命产生不利影响。虽然现有的芯片冷却技术通常已经足够，但其并非在所有方面都完全令人满意。随着新一代器件的开发，多个芯片可能要进行集成(例如通过接合)，以形成具有减小的占用空间的系统。在一些情况下，可能希望在芯片系统内部内在地结合冷却技术，而不是使用外部冷却系统，或者，除了使用外部冷却系统之外，可能希望在芯片系统内部内在地结合冷却技术。另外，由于产生的热量不同，可能希望将热探测器和相关控制电路与冷却技术集成，以探测芯片系统中的(一些)加热事件，并且在发生(一些)加热事件的目标区域实施冷却。
25.图2a示出了根据本发明的各种实施例构造的在xz平面中的ic器件150的示意性截面图。在一些实施例中，ic器件150可以是ic芯片封装件100的一部分。在示例性实施例中，ic器件150可以包括一个或者多个类似于ic芯片封装件100的核心器件120的核心器件。
26.在本实施例中，ic器件150至少包括热探测器200_1、控制电路200_2、和加热/冷却器件200_3。在一些实施例中，如本文所描绘的，ic器件150可以包括热探测器200_1、控制电路200_2、和加热/冷却器件200_3中的一个以上。在一些实施例中，如图2a所描绘的，ic器件150形成(或者提供)在衬底202上方的单个芯片上。在一些实施例中，例如参考图3b，ic器件150包括顶部芯片200a，其与底部芯片200b集成。
27.参考图2a，衬底202可以包括：元素(单元素)半导体，例如硅(si)、锗(ge)、和/或其他合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或其他合适的材料；合金半导体，例如sige、gaasp、alinas、algaas、gainas、gainp、gainasp、和/或其他合适的材料。衬底202可以是具有均匀组成的单层材料。可替代地，衬底202可以包括适用于ic器件制造的具有相似或者不同组成的多个材料层。
28.衬底202可以包括由隔离结构203分隔开的各种器件204，例如场效应晶体管(fet)、存储器单元、成像传感器、无源器件、其他器件、或其组合。在一些实施例中，器件204包括平面fet、多栅极3d fet(例如finfet、和纳米片、或者全环栅fet)、其他合适的fet、或其组合。参考图1，每个器件204可以包括与形成在衬底202中或者从衬底202凸出的有源区接合的栅极结构205。在一些实施例中，衬底202还包括贯穿硅通孔(tsv)206，其部分或者全部延伸穿过衬底202的厚度，以将顶部芯片200a与底部芯片200b的部分互连。
29.隔离结构203可以包括介电材料，例如氧化硅、原硅酸四乙酯(teos)、掺杂的氧化
硅(硼磷硅酸盐玻璃(bpsg)、氟化物掺杂的硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)等)、低k介电材料(所具有的介电常数小于氧化硅的约为3.9的介电常数)、其他合适的材料、或其组合。隔离结构203可以包括浅沟槽隔离(sti)部件。
30.在本实施例中，还参考图2a，ic器件150还包括多层互连(mli)结构220，其设置在器件204上方，并且通过形成在层间介电(ild)层208中的器件级接触件218电连接至器件204。ild层208可以包括氧化硅、低k介电材料、teos、掺杂的氧化硅(例如bpsg、fsg、psg、bsg等)、其他合适的介电材料、或其组合。器件级接触件218可以至少包括设置在阻挡层上方的体导电层，其中体导电层可以包括w、cu、ru、co、al、其他合适的材料、或其组合，并且阻挡层可以包括tin、tan、或其组合。
31.mli结构220可以包括各种互连部件，例如设置在诸如ild层221和蚀刻停止层(esl)222的介电层中的导线224和通孔226。在一些实施例中，通孔226是垂直互连部件，配置成将器件级接触件218与导线224互连，或者配置成将作为水平互连部件的导线224互连在各个层级上。导线224分布于多个金属层中，例如第一金属层(例如m1层)、第二金属层(例如m2层)等。
32.在一些实施例中，ic器件150还包括设置在介电层234中和mli结构220上方的导电焊盘232。导电焊盘232可以配置成在封装工艺期间，将mli结构220与另外的导电部件电连接。导电焊盘232可以包括任何合适的材料，例如al。
33.在一些实施例中，ic器件150还包括围绕ic器件150的部分的密封环结构228，以防止在冲切工艺期间应力和污染物对ic器件150的电路产生不利影响。密封环结构228可以包括设置在晶种层上方的导电材料，例如cu，并且可以配置成延伸穿过mli结构220以接触衬底202。ic器件150可以包括设置在mli结构220上方(例如最顶部金属层上方)的钝化层231，其可以配置成给下面的ic器件150的组件提供隔离和保护。在一些实施例中，钝化层231包括氮化硅(sin)、未掺杂的二氧化硅玻璃(usg)、或其组合。
34.另外，ic器件150可以包括以期望的配置(例如soic、cowos、info、或其组合)封装在一起的多个芯片(例如顶部芯片200a位于底部芯片200b上方)。就此而言，介电接合膜238可以形成在mli结构220上方。介电接合膜238可以包括任何合适的材料，例如氧化硅(sio2)。在一些实施例中，介电接合膜238为下文详细讨论的混合接合工艺提供界面。在一些实施例中，凸块244也形成在封装材料上方，以将顶部芯片200a电连接至另外的(一些)芯片或者外部电源(例如外部电源250)。凸块244可以包括例如受控塌陷芯片连接件、或者c4、和/或微凸块(μ凸块)，并且可以通过包括例如cu的接触部件242，电连接至mli结构220的部分和/或tsv206。在一些实施例中，凸块244配置成根据期望的封装配置，将ic器件150的部分与封装衬底、插件、再分布层(rdl)、其他合适的组件、或其组合电连接。更进一步，介电层(或者间隙填充层)236可以形成为沿着衬底202的侧壁，以适应在封装工艺期间ic器件150的两个堆叠芯片之间的横向尺寸的任何差异。介电层236可以包括任何合适的材料，例如teos、氧化硅、低k介电材料、其他合适的材料、或其组合。
35.在一些实施例中，仍然参考图2a，ic器件150还包括从衬底202的顶面延伸至衬底202的底面的热电模块(或者热电器件；以下简称为“模块”)212。在本实施例中，模块212是每个热探测器200_1和加热/冷却器件200_3的集成组件。在本实施例中，模块212嵌入衬底202中。
36.相对于加热/冷却器件200_3，模块212可以通过接触部件242和凸块244电连接至外部电源250。可替代地，对于其中ic器件150包括堆叠的芯片配置(例如参见图3b)的实施例，顶部芯片(例如顶部芯片200a)的模块212(例如顶部模块212a)可以通过设置在顶部芯片200a的衬底(例如衬底202a)和底部芯片200b的衬底(例如衬底202b)之间的介电接合膜238、导电焊盘232、mli结构220、以及器件级接触件218，电连接至底部芯片(例如底部芯片200b)的模块212(例如底部模块212b)。在本实施例中，加热/冷却器件200_3配置成当连接至外部电源250时，在模块212的两个接合点之间传递热量。
37.相对于热探测器200_1，模块212可以电连接至电压传感器(例如电压表)251，其配置成探测模块212的两个接合点之间的温度差。电压传感器251可以以任何合适的配置连接至热探测器200_1的模块212。
38.模块212配置成热电器件。在本实施例中，模块212包括一对半导体结构，n型结构214n和p型结构214p，其中n型结构214n中的多数电荷载流子带负电荷(例如电子)，而p型结构214p中的多数电荷载流子带正电荷(例如空穴)。在本实施例中，模块212通过金属硅化物层216，电地和/或物理地连接至器件级接触件218。在一些实施例中，金属硅化物层(或者硅化物接触件)216通过以下方式形成在每个n型结构214n和p型结构214p的顶面上方：首先在n型结构214n和p型结构214p上方沉积包括例如钴、镍、和/或其他合适金属的金属层，然后施加热处理以形成金属硅化物，并且去除任何未反应的金属层以暴露金属硅化物层216。在一些实施例中，金属硅化物层216也可以形成在器件级接触件218和一个或者多个器件204之间。
39.在本实施例中，n型结构214n包括掺杂有n型掺杂剂的半导体材料，并且p型结构214p包括掺杂有p型掺杂剂的半导体材料。n型结构214n可以包括诸如si、ge、sige、其他合适的材料、或其组合的半导体材料，并且n型掺杂剂可以包括砷(as)、磷(p)、其他合适的掺杂剂、或其组合。p型结构214p可以包括诸如si、ge、sige、其他合适的材料、或其组合的半导体材料，并且p型掺杂剂可以包括硼(b)、镓(ga)、铟(in)、其他合适的掺杂剂、或其组合。在一些实施例中，n型结构214n和p型结构214p包括相同的半导体材料但是不同的掺杂剂。例如，n型结构214n和p型结构214p都可以包括si。在一些实施例中，n型结构214n和p型结构214p包括与衬底202(或者202b)的组成相同的半导体材料。在一些实施例中，n型结构214n和p型结构214p包括不同的半导体材料。例如，n型结构214n可以包括掺杂有n型掺杂剂的si，而p型结构214p可以包括掺杂有p型掺杂剂的sige。在本实施例中，n型结构214n和p型结构214p中每种类型的掺杂剂的浓度为至少约10
17
cm-3
。在一些实施例中，每种类型的掺杂剂的浓度为至少约10
19
cm-3
。在一些实施例中，如果电荷载流子的浓度小于约10
17
cm-3
，则在热电工艺期间消散的热量不足以实现ic器件150的期望的冷却效果。
40.参考图2a和图2b，相对于加热/冷却器件200_3，模块212通过珀尔帖效应的原理提供ic器件150的内部冷却，珀尔帖效应描述了在每个端部上通过导热表面连接的两种不同材料(诸如n型结构214n和p型结构214p)的导热表面处，热量从第一区域252至第二区域254的传递。就此而言，n型结构214n和p型结构214p彼此热并联和电串联，使得当由外部电源250产生的直流电(dc)流过n型结构214n和p型结构214p时，在导热表面之间产生温差。具体地，根据图2a所描绘的布置，热量从靠近ic器件150的顶面的第一区域252传递至靠近衬底202的底面的第二区域254，从而对设置在第一区域中的(一些)电路252进行冷却。换句话
说，第一区域252变成相对较冷的区域，而第二区域254变成相对较热的区域。就此而言，模块212中的电荷载流子从第一区域252向第二区域254移动，如图2a所示。虽然本发明通常针对对ic器件150的组件进行冷却的方法，但是加热/冷却器件200_3也可以实施成将ic器件150的组件加热至用于在冷冻或者其他寒冷环境(例如极地环境)中进行操作的合适温度。就此而言，需要由加热/冷却器件200_3加热的ic器件150的组件将会位于第二区域254中。
41.参考图2a和图2c，相对于热探测器200_1，模块212配置成根据塞贝克效应的原理，感测热探测器200_1的两个导热表面之间的温差(δt)。具体地，第一区域252和第二区域254之间的δt在开路中产生电位差(δv)。通过将模块212与电压传感器251连接，可以测量δv。就此而言，模块212用作温度传感热电偶。
42.图2d描绘了用于使用ic器件150的方法160的示例性实施例。在操作162，热探测器200_1感测ic器件150的一个或者多个区域(例如第一区域252)中由于操作期间产生的热量而引起的温度增加δt。在操作164，如果温度变化超过ic器件150(或者其一部分)的阈值，这可以基于特定设计要求确定，则方法160激活控制电路200_2。随后，在操作166，控制电路200_2将例如由外部电源250提供的电压施加至加热/冷却器件200_3，以通过热电机制(例如珀尔帖效应)从功能器件所在的第一区域252去除热量。
43.图3a-图10h描绘了ic器件150(或者其一部分)的各种实施例。除非特别指明，否则模块212(例如顶部模块212a和底部模块212b)可以是热探测器200_1的组件或者加热/冷却器件200_3的组件。
44.图3a描绘了ic器件150的示例性实施例。图3a基本上类似于图2a，不同之处在于，其图示了可替代的配置，通过该配置，电压传感器251连接至模块212。就此而言，电压传感器251可以通过接触部件242和tsv 206连接至模块212。在一些实施例中，模块212可以通过tsv 206电连接至电压传感器251，以形成热探测器200_1。在一些实施例中，模块212可以通过tsv 206电连接至外部电源(图3a中未描绘)，以形成加热/冷却器件200_3。
45.在一些实施例中，参考图3b，ic器件150包括衬底202上的顶部芯片(或者顶部管芯)200a，其接合至衬底202b上的底部芯片(或者底部管芯)200b，从而获得堆叠的芯片ic器件150。图3b描绘的实施例可以基本上类似于顶部芯片200a和底部芯片200b中的一者或两者。因此，图2a和图3b通常描绘的组件使用带有字母“a”或者“b”的附图标记来描述，以表示是参考顶部芯片200a还是参考底部芯片200b。
46.在本实施例中，顶部芯片200a和底部芯片200b垂直地堆叠，并且在3d集成封装设计中的界面处直接相互接合。在一些实施例中，如本文所描绘的，顶部芯片200a以背对面配置接合至底部芯片200b。在一些实施例中，顶部芯片200a和底部芯片200b以面对面配置接合。ic器件150可以是soic配置、cowos配置、info配置、其他合适的3d封装配置、或其组合的一部分。在一些实施例中，顶部芯片200a和底部芯片200b通过混合接合工艺接合。混合接合工艺可以通过将顶部芯片200a的底面的介电接合膜238与底部芯片200b的顶面的介电接合膜238熔合、并且将顶部芯片200a的底面的暴露的金属表面与底部芯片200b的顶面的暴露的介电元件熔合来实现。示例性混合接合工艺可以包括：多个化学机械抛光(cmp)步骤，以提供高度平坦的接合表面；清洁步骤，以清洁接合表面(包括介电表面和金属表面)；表面激活步骤，以激活接合表面；晶圆对晶圆对准步骤；以及退火/接合步骤。
47.仍然参考图3b，顶部芯片200a和底部芯片200b可以包括相似的部件。例如，顶部芯
片200a和底部芯片200b都可以包括衬底202a/202b、模块212a/212b、设置在衬底202b上方和/或其中的多个器件204、设置在器件204上方并且通过器件级接触件218电连接至器件204的mli结构220、和设置在mli结构220上方的钝化层231。底部芯片200b可以还包括嵌入一个或者多个介电接合膜238中的多个导电焊盘232，以将底部芯片220b的部分(例如tsv206和mli220)通过以上所描述的混合接合工艺电连接至顶部芯片200a的部分。根据本发明的各种实施例，也可以使用另外的和/或可替代的接合材料。例如，诸如凸块244的插件和/或凸块可以用于将顶部芯片200a接合至底部芯片200b、另一个芯片、和/或封装衬底。
48.在一些实施例中，顶部模块212a从衬底202a的顶面延伸至衬底202a的底面，并且接触底部芯片200b的顶部，而底部模块212b从衬底202b的顶面延伸至衬底202b的底面。在所描绘的实施例中，顶部模块212a和底部模块212b通过介电接合膜238、导电焊盘232、mli结构220、和器件级接触件218电连接。另外，顶部模块212a和底部模块212b可以通过接触部件242和凸块244连接至外部电源250。在本实施例中，顶部模块212a和底部模块212b分别嵌入衬底202和衬底202b中。
49.在一些实施例中，参考图3c，ic器件150包括嵌入衬底202a中的顶部模块212a，但是不包括嵌入衬底202b中的底部模块212b，如图3a所示。就此而言，顶部模块212a通过顶部芯片200a的mli220而不是通过底部芯片200b电连接至外部电源250。因此，电荷载流子的运动与图2a和图3a-图3b所描绘的相反，并且去除热量的第一区域252设置在底部芯片200b内。在一些实施例中，图3c所描绘的第一区域252包括底部芯片200b的器件204和mli220的至少一部分。
50.图4a示出了ic器件150的如图2a和图3a-图3c所描绘的包围在xy平面中的虚线椭圆中的部分的平面俯视图，图4b更详细地示出了顶部模块212a(或者底部模块212b)。顶部模块212a(或者底部模块212b)的顶部215延伸穿过衬底202(或者衬底202b)的顶面，并且设置在隔离结构203和栅极结构205(或者器件204的其他组件)之间。在本实施例中，n型结构214n和p型结构214p由配置成将每个结构与衬底202(或者衬底202b)电分离(或者隔离)的介电衬垫210围绕。介电衬垫210可以包括任何合适的材料，例如氧化硅(sio2)。在本实施例中，金属硅化物层216设置在每个n型结构214n和p型结构214p的上方。在一些实施例中，金属硅化物层216由每个n型结构214n和p型结构214p围绕。在一些示例中，金属硅化物层216可以配置成具有基本上是圆形的形状。金属硅化物层可以包括合适的材料，例如硅化钴(cosi)、硅化镍(nisi)、其他合适的材料、或其组合。
51.n型结构214n和p型结构214p的顶部215可以形成为不同的配置，以适应各种设计要求。在一些实施例中，参考图4b，n型结构214n和p型结构214p的顶部215均配置成具有基本上是圆形的形状。在所描绘的实施例中，n型结构214n的顶部215由直径s1限定，而p型结构214p的顶部215由直径s2限定，其中直径s1可以与直径s2基本上相同或者不同。在本实施例中，金属硅化物层216配置成所具有的直径s3小于直径s1和s2。在一些实施例中，如图2a和图3a-图3c所描绘的每个n型结构214n和p型结构214p的底部217的侧壁基本上是垂直的，使得每个n型结构214n和p型结构214p的底部217的宽度分别由直径s1和s2来限定。
52.在一些实施例中，参考图5a-图5b和图6a-图6b，其示出了可替代图2a、图3a-图3c和图4a-图4b所描绘的内容的实施例，n型结构214n和p型结构214p的顶部215均配置成具有基本上是细长的形状，即所具有的一个尺寸基本上大于另一个尺寸。在一些实施例中，参考
图6a-图6b，n型结构214n和p型结构214p的顶部215均配置成具有沿着x轴纵向定向的矩形形状。在所描绘的实施例中，n型结构214n的顶部215由长度s4来限定，而p型结构214p的顶部215由长度s5来限定，其中长度s4与长度s5可以基本上相同或者不同。如本文所描绘的，长度s4大于长度s5。在本实施例中，金属硅化物层216的直径s3小于长度s4和s5。对于如图5a-图5b所描绘的其中每个n型结构214n和p型结构214p的底部217的侧壁基本上垂直的实施例，每个n型结构214n和p型结构214p的底部217的宽度分别由长度s4和s5来限定。在一些实施例中，细长的形状增加了模块212的导电面积，从而降低了其电阻，并且提高了其冷却效果。
53.集中参考图7a-图7d，除了图2a、图3a-图3c、和图4a-图6b所描绘的圆形和细长形状之外，每个n型结构214n和p型结构214p的顶部215可以在平面俯视图中(即在xy平面中)形成为其他的配置，用以增加有效的热电探测面积。在一些实施例中，每个n型结构214n和p型结构214p横向延伸穿过衬底202a(或者衬底202b)的顶面。在一些实施例中，参考图7a和图7b，n型结构214n和/或p型结构214p包括基本上沿着x轴纵向对准的区段215a。在一些实施例中，参考图7a-图7d，n型结构214n和/或p型结构214p包括基本上沿着y轴纵向对准的区段215b。在一些实施例中，参考图7a，n型结构214n和/或p型结构214p包括相对于x轴或者y轴成角度定向的区段215c。在一些实施例中，参考图7c，n型结构214n和/或p型结构214p包括具有基本上是环形结构的区段215d。在一些实施例中，参考图7d，n型结构214n和/或p型结构214p包括具有基本上是弧形结构的区段215e。在一些实施例中，n型结构214n和/或p型结构214p的各个区段的宽度是不同的。在另外的实施例中，n型结构214n和p型结构214p不需要具有相同或者对称的结构用以实现热电效应。更进一步，隔离结构203可以设置在顶部215之外(例如参见图7a和图7c)和/或在顶部215的区段之间(例如参见图7a、图7b、和图7d)。
54.参考图8a-图8f，其各自示出了具有嵌入衬底202中的模块212的ic器件150的一部分；其中的图8a、图8b和图8e描绘了其中ic器件150包括单个衬底的实施例，例如类似于图2a和图3a所描绘的实施例，而图8c、图8d和图8f描绘了其中ic器件150包括堆叠结构的实施例，类似于图3b所描绘的实施例，不同之处在于，仅底部芯片200b包括模块212(即底部模块212b)，顶部芯片200a不包括模块212(即顶部模块212a)。如本文所描绘的，在操作期间由第一区域252中的电路所产生的热量通过模块212驱散并且收集在第二区域254处或者其附近，从而直接冷却设置在模块212的顶面上方的第一区域252中的电路。换句话说，电荷载流子沿着远离第一区域252朝向第二区域254的方向移动。
55.另外，图8a-图8f各自示出了示例性实施例，其中每个n型结构214n和p型结构214p的底部217配置成具有不同于矩形(或者基本上矩形)形状的形状，例如图2a和图3a-图3c所描绘的。
56.图8a-图8d各自描绘了实施例，其中侧壁是直的但是是倾斜的，使得每个n型结构214n和p型结构214p配置成具有梯形(或者基本上梯形)的形状。参考图8a，每个n型结构214n和p型结构214p的顶面和底面分别由沿着x轴的宽度d1和宽度d2限定，其中宽度d1大于宽度d2。在一些非限制性示例中，d2/d1的比值可以为约0.7至约0.9，例如约0.8。图8b类似于图8a，不同之处在于宽度d1小于宽度d2。在一些非限制性示例中，d1/d2的比值可以为约0.7至约0.9，例如约0.8。图8c和图8d各自示出了具有堆叠配置的ic器件150，分别对应于在
图8a和图8b中所描绘的其单衬底对应物。
57.图8e和图8f各自描绘了其中侧壁为弯曲状的实施例。参考图8e，每个n型结构214n和p型结构214p的顶面和底面分别由宽度d1和宽度d2限定，并且每个n型结构214n和p型结构214p的中心部分由大于宽度d1和d2两者的宽度d3来限定，使得每个n型结构214n和p型结构214p配置成具有桶状的形状。本发明不限制宽度d1和d2的相对尺寸。例如，宽度d1可以大于、等于、或者小于宽度d2。图8f类似于图8e，不同之处在于，ic器件具有堆叠配置，其中模块212(即底部模块212b)嵌入底部芯片200b中，并且顶部芯片200a没有模块212。
58.对于其中宽度d1大于宽度d2(参见图8a和图8c)的实施例，由模块212(或者底部模块212b)冷却的第一区域252的面积增加，从而改善整体冷却效果。对于其中宽度d1小于宽度d2(参见图8b和图8d)的实施例，由模块212的顶面所占据的面积减小，从而扩大了可用于容纳其他电路的空间。
59.参考图9a和图9b，n型结构214n和p型结构214p的顶部215(由虚线椭圆包围)可以延伸穿过xy平面。图10a-图10d各自示出了根据各种实施例的在xy平面中的顶部215的平面俯视图；图10e示出了ic器件150沿着图10a的线bb'的截面图；图10f示出了ic器件150沿着图10a的线cc'的截面图；图10g和图10h各自示出了ic器件150沿着图10a的线dd'的截面图。虽然仅描绘了一个芯片，但是此处讨论的特征可以适用于堆叠配置。
60.参考图9a和图10a，顶部模块212a的每个n型结构214n和p型结构214p都包括分别沿着x轴和沿着y轴延伸的区段，以线状图案穿过衬底202的顶面。应该注意，n型结构214n和p型结构214p的顶部215的配置不一定相同。在所描绘的实施例中，n型结构214n和p型结构214p的部分设置在隔离结构203和栅极结构205之间。在一些实施例中，顶部模块212a的部分与栅极结构205(或者器件204的其他部分)通过距离d4物理分隔开，以避免当电压施加至顶部模块212a时引起电场干扰。在一些示例中，距离d4可以是至少约0.5μm。另外，顶部模块212a的部分可以与隔离结构203通过距离d5分隔开，不过距离d5在本发明中不受限制。在一些示例中，距离d5可以大于0μm。在一些示例中，距离d5可以是约0μm，即，模块212与隔离结构203直接接触。图10b是图10a的可替代的实施例，其中p型结构214p的部分延伸成接触隔离结构203的不同部分，并且n型结构214n和p型结构214p的顶部215基本上关于y轴对称。图10c是图10a的另一个可替代的实施例，其中p型结构214p不与隔离结构203接触。
61.参考图9b和图10d，n型结构214n的顶部215沿着xy平面以线状图案延伸，而p型结构214p的顶部215配置成圆形区域。换句话说，p型结构214p的顶部215并没有如图9a和图10a-图10c所描绘的n型结构214n和p型结构214p两者的顶部215部分地围绕隔离结构203和/或栅极结构205。
62.参考图10e，模块212的底部217a沿着z轴垂直地延伸穿过衬底202的厚度，而隔离结构203仅通过小于衬底202的厚度的深度d6部分地穿透衬底202。换句话说，顶部模块212a垂直地延伸至隔离结构203和器件204下方。
63.参考图10f，模块212还包括底部217b，其通过小于衬底202的厚度的深度d7部分地穿透衬底202。在一些示例中，深度d7可以是根据具体设计要求的任何合适的值，并且可以小于、等于、或者大于深度d6。
64.参考图10g和图10h，模块212还包括底部217c，其通过小于衬底202的厚度的深度d8部分地穿透衬底202。在一些示例中，深度d8可以是根据具体设计要求的任何合适的值，
并且可以小于、等于、或者大于深度d6和d7。所描绘的实施例示出了其中深度d8大于10g中的深度d6的示例性实施例，以及其中深度d8小于深度d6的示例性实施例。
65.图11示出了如图2a和图3a-图10h中的一个或者多个所描绘的制造ic器件150或其一部分的实施例的方法300的流程图。图12和图14分别示出了制造ic器件150的部分的实施例的方法400和方法500的流程图。方法300结合图13a-图16s进行描述，其是ic器件150的截面图。具体地，方法400结合图13a-图13g进行描述，方法500结合图15a-图15k和图16a-图16i进行描述。在一些示例中，方法400和500可以代替方法300的一个或者多个操作而各自实施。方法300、400和500仅仅是示例，并且并非旨在将本发明限制在权利要求中明确记载的内容之外。可以在方法300、400、和500之前、期间、和之后提供其他的操作，并且对于方法的其他实施例，可以替换、去除、或者移动所描述的一些操作。
66.应该注意，由于由方法300的实施例提供的形成顶部芯片200a和底部芯片200b的工艺可以基本上相同，因此为简单起见，方法300的以下操作相对于形成顶部模块212a嵌入其中的顶部芯片200a进行讨论。
67.参考图11，方法300在操作302形成顶部芯片中的顶部模块212a。在本实施例中，顶部模块212a包括电连接至外部电源250的n型结构214n和p型结构214p，这在以上相对于图2a和图3a-图10h中的一个或者多个进行了详细讨论。在本实施例中，金属硅化物层216形成在每个n型结构214n和p型结构214p的顶面上方，其中金属硅化物层216配置成将顶部模块212a与随后形成的mli结构220电连接。
68.在本实施例中，在操作302形成顶部模块212a可以通过如图12-图13g所描绘的方法400或者如图14-图15j和图16a-图16i所描绘的方法500的任意一者来实施。
69.参考图12和图13a，方法400在操作402对衬底202的部分实施注入工艺420。在本实施例中，注入工艺420是离子注入工艺，配置成利用一种或者多种n型掺杂剂掺杂衬底202的区域，从而在衬底202中形成n型结构214n。如本文所描绘的，n型结构214n可以形成为顶部模块212a的一部分(即嵌入衬底202中)。在一些实施例中，实施注入工艺420包括首先在衬底202上方形成图案化的掩模元件260a，其中图案化的掩模元件260a在开口262a中暴露衬底202的一部分。图案化的掩模元件260a可以通过光刻工艺形成。光刻工艺可以包括形成衬底202上面的光刻胶层、将光刻胶层曝光以进行图案化、实施曝光后烘烤工艺、以及显影曝光的光刻胶层以形成图案化的掩模元件260a。随后，方法400实施注入工艺420，从而利用n型掺杂剂引入或者掺杂衬底202的暴露部分，以形成n型结构214n。在一些实施例中，n型掺杂剂包括as、p、其他n型掺杂剂、或其组合。在一些实施例中，n型掺杂剂以至少约10
17
cm-3
的浓度引入。在一些实施例中，n型掺杂剂的浓度为至少约10
19
cm-3
。之后，通过任何合适的方法，例如等离子灰化和/或抗蚀剂剥离，将图案化的掩模元件260a从衬底202去除。
70.参考图12和图13b，方法400在操作404对邻接n型结构214n的衬底202的另一部分实施注入工艺422。在本实施例中，注入工艺422是离子注入工艺，配置成利用一种或者多种p型掺杂剂掺杂衬底202的区域，以形成p型结构214p，从而获得如图13c所描绘的顶部模块212a。在一些实施例中，注入工艺422以基本上类似于注入工艺420的方式实施。例如，方法400首先在衬底202上方形成图案化的掩模元件260b，以在邻接n型结构214n的开口262b中暴露衬底202的一部分，并且随后实施注入工艺422，以将p型掺杂剂引入衬底202的暴露部分。就组成和形成方法而言，图案化的掩模元件260b可以基本上类似于图案化的掩模元件
260a。在一些实施例中，p型掺杂剂包括b、in、ga、其他p型掺杂剂、或其组合。在一些实施例中，p型掺杂剂以至少约10
17
cm-3
的浓度引入。在一些实施例中，p型掺杂剂的浓度为至少约10
19
cm-3
。如本文所提供的，n型结构214n和p型结构214p包括与衬底202相同的半导体材料(例如都是si)。
71.之后，参考图13c，通过任何合适的方法，例如等离子灰化和/或抗蚀剂剥离，将图案化的掩模元件260b从衬底202去除。在一些实施例中，n型结构214n和p型结构214p形成为如以上相对于图4a-图4b、图6a-图6b、图7a-图7d、和图10a-图10d中的一个或者多个所详细讨论的在俯视图中(即在xy平面中)的各种配置。
72.参考图12和图13d-图13e，方法400在操作406形成沟槽266，其延伸至衬底202中，并且沿着n型结构214n和p型结构214p的侧壁延伸。参考图13d，方法300首先在n型结构214n和p型结构214p上方形成图案化的掩模元件260c，以在开口262c中暴露衬底202的部分。就组成和形成方法而言，图案化的掩模元件260c可以基本上类似于图案化的掩模元件260a。例如，图案化的掩模元件260c可以通过实施光刻工艺来形成。参考图13e，方法300然后使用图案化的掩模元件260c作为蚀刻掩模，实施蚀刻工艺424，以在衬底202中形成沟槽266，其中沟槽266暴露n型结构214n和p型结构214p的侧壁。蚀刻工艺424可以是任何合适的蚀刻工艺，例如干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻(rie)工艺、或其组合。随后，通过任何合适的方法，例如等离子灰化和/或抗蚀剂剥离，将图案化的掩模元件260c从衬底202去除。
73.参考图12和图13f，方法400在操作408在沉积工艺426中在沟槽266中形成介电层268，在此期间介电层268的部分形成在衬底202上方。介电层268配置成使得n型结构214n和p型结构214p彼此之间以及形成在衬底202中的其他组件(例如器件204)电隔离或者分隔开。在本实施例中，介电层268是氧化物材料，例如氧化硅(sio和/或sio2)。沉积工艺426可以是任何合适的工艺，例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、其他工艺、或其组合。在本实施例中，沉积工艺426是ald工艺。
74.参考图12和图13g，方法400在操作410实施抛光工艺，例如化学机械抛光/平面化(cmp)工艺，以去除形成在衬底202上方的介电层268的部分，沿着n型结构214n和p型结构214p的侧壁留下介电衬垫210。随后，仍然参考图13g，方法400在操作412可以实施另外的制造工艺，例如薄化衬底202(例如从衬底202的背面)，以暴露顶部模块212a的底部。在本实施例中，薄化衬底202包括去除(例如通过一个或者多个cmp工艺)衬底202的部分而不去除或者基本上去除n型结构214n、p型结构214p、和介电衬垫210的部分。
75.应该注意，本发明并不限制形成n型结构214n和p型结构214p的顺序，即，方法400可以如本文所描绘的在形成p型结构214p之前形成n型结构214n，或者可替代地，在形成n型结构214n之前形成p型结构214p。在完成顶部模块212a的形成之后，方法300可以继续实施如图11所描绘的操作304。
76.在可替代的实施例中，方法300的操作302可以由方法500来实现，方法500结合图14和图15a-图15k进行讨论。参考图14和图15a-图15b，方法500在操作502形成垂直地延伸至衬底202中的开口274。参考图15a，方法500首先形成图案化的掩模元件260d，以在开口262d中暴露衬底202的一部分。就组成和形成方法而言，图案化的掩模元件260d可以基本上类似于图案化的掩模元件260a。例如，图案化的掩模元件260d可以通过光刻工艺形成。参考图15b，方法500然后使用图案化的掩模元件260d作为蚀刻掩模，实施蚀刻工艺520，以在衬
底202中形成开口274。蚀刻工艺520可以是任何合适的蚀刻工艺，例如干蚀刻工艺、湿蚀刻工艺、rie工艺、或其组合。之后，通过任何合适的方法，例如等离子灰化和/或抗蚀剂剥离，将图案化的掩模元件260d从衬底202去除。
77.参考图14和图15c，方法500在操作504在沉积工艺522中在开口274中保形地沉积介电层268，在此期间介电层268的部分形成在衬底202的顶面上方。在本实施例中，形成在开口274中的介电层268的部分变成介电衬垫210。介电层268可以包括氧化硅，并且沉积工艺522可以是类似于以上相对于操作408所详细讨论的ald工艺。
78.随后，方法500在操作506在沉积工艺524中在介电层268上方形成半导体层276，以填充开口274，从而获得如图15d所描绘的在衬底202的顶面上方形成的半导体层276的部分。之后，参考图15e，方法500实施一个或者多个cmp工艺，以去除形成在衬底202的顶面上方的介电层268和半导体层276的部分，从而获得n型结构214n。
79.在本实施例中，半导体层276包括处于多晶相的半导体材料。例如，半导体层276可以包括掺杂有一种或者多种n型掺杂剂的多晶si(或者多晶si)、多晶ge、多晶sige、其他合适的半导体材料、或其组合。在一些实施例中，半导体层276具有衬底202的组成(例如都包括si)。n型掺杂剂可以包括as、p、其他n型掺杂剂、或其组合。在一些实施例中，半导体层276中的n型掺杂剂具有至少约10
17
cm-3
的浓度。在一些实施例中，n型掺杂剂的浓度为至少约10
19
cm-3
。
80.在一些实施例中，沉积工艺524通过诸如低压cvd(lp-cvd)、高密度等离子体cvd(hdp-cvd)、金属有机cvd(mo-cvd)、远程等离子体cvd(rp-cvd)、pvd工艺、其他合适的工艺、或其组合的cvd工艺来实施。n型掺杂剂可以在沉积工艺524期间或者在随后的离子注入工艺期间原位引入至本文提供的期望浓度。在一些示例中，如本文所描绘的，沉积工艺524可以获得沿着z轴延伸至半导体层276中的接缝(或者空隙)278。
81.现在参考图14和图15f，方法500在操作508在类似于以上相对于操作502所讨论的工艺中，形成邻接n型结构214n的衬底202中的开口280。
82.然后，方法500在操作510在沉积工艺526中形成衬底202上方的介电层268，从而部分地填充开口280，如图15g所描绘的。沉积工艺526可以基本上类似于如以上相对于操作504所讨论的沉积工艺522。对于其中接缝278形成在n型结构214n中的实施例，介电层268在操作510填充接缝278。
83.随后，方法500在操作512在沉积工艺528中在介电层268上方形成半导体层282，以填充开口280，从而获得如图15h所描绘的在衬底202的顶面上方形成的半导体层282的部分。在本实施例中，类似于半导体层276，半导体层282包括处于多晶相的半导体材料。例如，半导体层282可以包括掺杂有一种或者多种p型掺杂剂的多晶si、多晶ge、多晶sige、其他合适的半导体材料、或其组合。在一些实施例中，半导体层282具有衬底202的组成(例如都包括si)。在一些实施例中，半导体层276和282具有不同的组成(例如，一个可以包括si，而另一个可以包括sige)。p型掺杂剂可以包括b、ga、in、其他p型掺杂剂、或其组合。在一些实施例中，半导体层282中的p型掺杂剂具有至少约10
17
cm-3
的浓度。在一些实施例中，p型掺杂剂的浓度为至少约10
19
cm-3
。
84.沉积工艺528可以基本上类似于如以上相对于操作506所讨论的沉积工艺524。在一些实施例中，参考图15h，沉积工艺528获得垂直地延伸至半导体层282中的接缝284。之
后，参考图15i，方法500实施一个或者多个cmp工艺，以去除在衬底202的顶面上方形成的介电层268和半导体层282的部分，从而获得p型结构214p。
85.参考图14和图15j，方法500在操作514利用介电层286填充接缝284。介电层286可以包括任何合适的材料，例如氧化硅，并且可以通过诸如ald的任何合适的工艺来形成。方法500可以首先实施沉积工艺，以在n型结构214n和p型结构214p上方形成介电层286，然后实施一个或者多个cmp工艺，以平坦化介电层286的顶面与衬底202的顶面，从而获得顶部模块212a。对于其中在操作512期间没有形成接缝284的实施例，操作514可以省略。
86.随后，参考图14和图15k，方法500在操作516可以实施另外的操作，例如薄化衬底202的背面，以暴露n型结构214n和p型结构214p的底部。在本实施例中，在操作516薄化衬底202的背面包括去除(例如通过一个或者多个cmp工艺)衬底202的底部和平行于衬底202的底面定向的介电衬垫210，而不去除或者基本上去除n型结构214n和p型结构214p。在一些实施例中，薄化衬底202的背面可以在形成诸如mli结构220、tsv206、密封环结构228等的其他部件之后来实施。
87.在一些实施例中，n型结构214n和p型结构214p形成为如以上相对于图4a-图4b、图6a-图6b、图7a-图7d、和图10a-图10d所详细讨论的在俯视图中(即在xy平面中)的各种配置。就此而言，图16a-图16i描绘了使用方法500形成顶部模块212a的可替代的实施例。参考图14和图16a，方法500在操作502在类似于如图15b所描绘的形成开口274的工艺的工艺中，使用图案化的掩模元件260e作为蚀刻掩模，在衬底202a中形成开口290。在所描绘的实施例中，开口290至少部分地限定穿过xy平面横向地延伸的n型结构214n的顶部215(例如参见图16d)。参考图16b，方法500在操作502形成开口292，以使开口290垂直地延伸至衬底202a中。在本实施例中，开口292至少部分地限定嵌入衬底202a中的n型结构214n的底部217(例如参见图16d)。开口292可以通过类似于形成开口290的工艺的工艺来形成。例如，包括光刻胶层的掩模元件(未描绘)可以沉积在衬底202a上方，以填充开口290，并且随后图案化，以形成暴露衬底202a的一部分的开口(未描绘)，其然后可以使用图案化的掩模元件作为蚀刻掩模进行蚀刻，以形成开口292。
88.参考图14和图16c，方法500在操作504和506在衬底202a上方沉积介电层268，以及在介电层268上方沉积半导体层276，从而填充开口290和292。沉积介电层268和半导体层276的工艺以上相对于图15c和图15d进行了详细的讨论。随后，参考图16d，方法500实施一个或者多个cmp工艺，以从衬底202a去除介电层268和半导体层276的部分，从而获得介电衬垫210上方的n型结构214n。
89.参考图14和图16e-图16f，方法500在操作508在衬底202a中并且邻接n型结构214n形成开口294和296。形成开口294和206的工艺分别基本上类似于形成开口290和292的工艺，如以上相对于图16a-图16b所详细讨论的。
90.参考图14和图16g-图16h，方法500在操作510和512在如以上相对于图16c所详细讨论的、分别类似于操作504和506的工艺的一系列工艺中，在衬底202a上方沉积介电层268，以及在介电层268上方沉积半导体层282，从而填充开口294和296。随后，参考图16i，方法500实施一个或者多个cmp工艺，以从衬底202a去除介电层268和半导体层282的部分，从而获得介电衬垫210上方的p型结构214p。
91.然后，方法500在操作516可以实施另外的处理步骤。应该注意，本发明并不限制形
成n型结构214n和p型结构214p的顺序，即，方法500可以如本文所描绘的在形成p型结构214p之前形成n型结构214n，或者可替代地，在形成n型结构214n之前形成p型结构214p。
92.在完成顶部模块212a的形成之后，方法300可以继续实施操作304。参考图11和图16j，方法300在操作304在衬底202中和/或上方形成器件204。器件204可以是由隔离结构203分隔开的fet(例如，平面fet、finfet、纳米片fet、和/或其他合适的器件)、存储器单元、成像传感器、无源器件、其他器件、或其组合。器件204可以包括与在衬底202a中和/或上方形成的一个或者多个有源区(例如鳍部、纳米片、掺杂的阱、和/或其他合适的区域)的源极/漏极部件接合的栅极结构205。诸如ild层108、器件级接触件218、和密封环结构228的一部分的另外的部件可以在形成器件204的工艺之前、之后、或者期间，形成在衬底202a中和/或上方。
93.参考图16k，方法300在操作306在衬底202a上方形成mli结构220，其中mli结构220例如通过器件级接触件218，电连接至器件204和顶部模块212a。mli结构220可以形成为包括设置在诸如ild层221和esl222的介电层中的各种互连部件，例如导线224和通孔226。
94.参考图16l-图16n，方法300在操作306在ic器件150中形成另外的部件，例如tsv206。在所描绘的实施例中，方法300首先形成穿过mli结构220和衬底202a的至少一部分的沟槽297，如图16l所描述的。沟槽297可以使用类似于以上相对于在操作502形成开口290所详细讨论的图案化的掩模元件260a的图案化的掩模元件(未描绘)来形成。参考图16m，然后方法300在沟槽297上方沉积晶种层298，以及在晶种层298上方沉积导电层299。晶种层298和导电层299可以通过诸如ald、cvd、pvd、镀敷、其他合适的方法、或其组合的任何合适的方法来沉积。
95.随后，参考图16n，方法300实施一个或者多个cmp工艺，以平坦化tsv206的顶面与mli结构220的顶面。之后，仍然参考图16n，方法300在操作306形成tsv206上方的钝化层231。参考图16o，方法300在操作306可以形成另外的导电部件，例如嵌入在各种绝缘部件中的导电焊盘232和密封环结构228，并且形成接合膜，例如用于在mli结构220上方混合接合的介电接合膜238。
96.方法300在操作308然后可以实施另外的操作，以处理ic器件150。例如，参考图16p，方法300在操作308可以形成mli结构220上方的钝化层231，以及钝化层231上方的一个或者多个接合膜，例如熔合接合膜240(包括例如氧氮化硅、氧化硅、其他合适的材料、或其组合)，以允许将顶部芯片200a与另外的(一些)芯片或者衬底接合成期望的配置(例如soic、cowos、info、或其组合)。参考图16q，方法300可以形成ic器件150上方的介电层236，以填充沿着顶部芯片200a的侧壁的任何间隙，并且实施cmp工艺，以平坦化介电层236。随后，参考图16r，方法300实施薄化工艺，以去除衬底202a的一部分，从而暴露顶部模块212a和tsv206。薄化工艺可以基本上类似于以上相对于操作516所讨论的工艺。之后，参考图16s，方法300可以形成顶部芯片200a的背面上方的另一个介电接合膜238，以及形成暴露的顶部模块212a和tsv206上方的接触部件242。虽然没有描绘，但是凸块244可以形成在接触部件242上方，以根据期望的封装配置，将顶部芯片200a与诸如封装衬底、插件、rdl、其他合适的组件、或其组合的另外的组件电连接。
97.虽然并非旨在进行限制，但是本发明的一个或者多个实施例为半导体器件及其形成提供了许多益处。本发明针对嵌入ic芯片封装件内的热电器件，用以在施加电压时提供
对ic芯片封装件的部分的冷却。本发明还针对嵌入ic芯片封装件内的热电器件，用于探测操作期间ic芯片封装件的部分中的温度变化。在本实施例中，热电器件包括n型半导体结构，其邻接p型半导体结构设置，并且电连接至外部电源。热电器件可以嵌入ic芯片封装件的一个或者多个芯片中，并且电连接，以允许对ic芯片封装件的各个部分进行冷却，和/或探测器件温度的变化。在一些实施例中，热电器件的顶部跨越衬底的表面，以增加探测区域。在一些实施例中，热电器件通过介电衬垫与衬底电隔离。本发明的实施例可以容易地结合至诸如soic、cowos、info、3d结构、其他合适的配置、或其组合的各种3d芯片封装件配置中。
98.在一个方面，本发明提供了一种ic器件，其包括具有半导体衬底的芯片。ic器件还包括嵌入半导体衬底中的热电模块，其中热电模块包括第一半导体结构，第一半导体结构电连接至第二半导体结构，其中热电模块的底部延伸穿过半导体衬底的厚度，并且其中第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂。
99.在另一方面，本发明提供一种芯片封装件，其包括具有第一衬底的底部芯片，和电接合至底部芯片的顶部芯片，其中顶部芯片包括第二衬底。芯片封装件还包括嵌入第二衬底中的热电器件，其中热电器件包括n型结构，n型结构连接至p型结构，并且其中每个n型结构和p型结构延伸至接触底部芯片。
100.在又一方面，本发明提供了一种方法，该方法包括形成延伸至衬底中的第一半导体结构。该方法还包括形成延伸至衬底中并且邻接第一半导体结构的第二半导体结构，其中第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂。该方法还包括沿着每个第一半导体结构和第二半导体结构的侧壁形成介电衬垫。
101.根据本技术的实施例，提供了一种集成电路器件，包括：芯片，包括半导体衬底；以及热电模块，嵌入半导体衬底中，其中，热电模块包括第一半导体结构，第一半导体结构电连接至第二半导体结构，其中，热电模块的底部延伸穿过半导体衬底的厚度，并且其中，第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂。在一些实施例中，芯片是第一芯片，半导体衬底是第一半导体衬底，并且热电模块是第一热电模块，集成电路器件还包括第二芯片，其中第二芯片包括第二半导体衬底，和嵌入第二半导体衬底中的第二热电模块，并且其中，第一热电模块和第二热电模块电连接。在一些实施例中，其中，每个第一半导体结构和第二半导体结构通过介电层与半导体衬底分隔开。在一些实施例中，其中，热电模块的底部包括倾斜的侧壁。在一些实施例中，其中，热电模块的底部包括弯曲的侧壁。在一些实施例中，其中，热电模块包括顶部，顶部横向地延伸穿过与半导体衬底的顶面平行的表面。在一些实施例中，集成电路器件还包括电连接至热电模块的电压传感器。在一些实施例中，集成电路器件还包括电连接至热电模块的电源。
102.根据本技术的另一个实施例，提供了一种芯片封装件，包括：底部芯片，包括第一衬底；顶部芯片，电接合至底部芯片，其中，顶部芯片包括第二衬底；以及热电器件，嵌入第二衬底中，其中，热电器件包括n型结构，n型结构连接至p型结构，并且其中，每个n型结构和p型结构延伸至接触底部芯片。在一些实施例中，其中，热电器件还包括将n型结构和p型结构的侧壁与第二衬底分隔开的介电衬垫。在一些实施例中，其中，顶部芯片和底部芯片之一还包括：晶体管，设置在第二衬底上方，隔离结构，设置成位于第二衬底上方并且邻接晶体管，多层互连结构，电连接至晶体管，以及硅化物层，设置在多层互连结构与每个n型结构和
p型结构之间。在一些实施例中，其中，热电器件电连接至电源或者电压表。在一些实施例中，其中，n型结构和p型结构中的至少一个配置有在截面图中倾斜的侧壁。在一些实施例中，其中，热电器件是第一热电器件，芯片封装件还包括延伸穿过第一衬底并且电连接至第一热电器件的第二热电器件，其中，电源通过第二热电器件电连接至第一热电器件。在一些实施例中，其中，每个n型结构和p型结构的掺杂剂浓度为至少约10
17
cm-3
。
103.根据本技术的又一个实施例，提供了一种方法，包括：形成延伸至衬底中的第一半导体结构；形成延伸至衬底中并且邻接第一半导体结构的第二半导体结构，其中，第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂；以及形成沿着每个第一半导体结构和第二半导体结构的侧壁的介电衬垫。在一些实施例中，该方法还包括在衬底上方形成晶体管，其中，第一半导体结构和第二半导体结构延伸至晶体管的底部下方。在一些实施例中，其中，形成第一半导体结构和第二半导体结构包括利用第一掺杂剂选择性地掺杂衬底的第一区域，从而获得第一半导体结构，以及利用与第一掺杂剂具有不同的导电类型的第二掺杂剂选择性地掺杂衬底的第二区域，从而获得第二半导体结构，并且其中，形成介电衬垫包括沿着每个第一半导体结构和第二半导体结构的侧壁形成沟槽，在沟槽中沉积介电材料，以及平坦化介电材料以形成介电衬垫。在一些实施例中，其中，形成第一半导体结构和第二半导体结构包括：在衬底中形成第一开口，在第一开口中形成介电材料，在介电材料上方沉积掺杂有第一掺杂剂的第一半导体层，以填充第一开口，平坦化介电材料和第一半导体层，以形成位于介电衬垫上方的第一半导体结构，在衬底中形成第二开口，在第二开口中形成介电材料，在介电材料上方沉积掺杂有第二掺杂剂的第二半导体层，以填充第二开口，第一掺杂剂和第二掺杂剂具有不同的导电类型，以及平坦化介电材料和第二半导体层，以形成位于介电衬垫上方的第二半导体结构。在一些实施例中，该方法还包括抛光衬底的背面，以暴露第一半导体结构和第二半导体结构的底部。
104.前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。