一种低导通电阻分离栅MOSFET芯片及其制造方法与流程

一种低导通电阻分离栅mosfet芯片及其制造方法
技术领域
1.本发明涉及金属-氧化物半导体场效应晶体管，尤其涉及一种低导通电阻分离栅mosfet芯片及其制造方法。


背景技术：

2.mosfet(metal-oxide-semiconductor field-effect transistor,金属-氧化物半导体场效应晶体管)产品技术经过多年的积累和发展，在功率半导体中比重越来越高，应用越来越广泛。相应的对于mosfet产品的性能要求越来越高。特别是对mosfet的导通电阻(rds(on))要求越低越好，而在实际应用场景中对mosfet的击穿电压要求相对较高的耐压需求。一般在传统mosfet器件制造时，通过采用掺杂浓度更低的外延材料来获得更高的击穿电压，但是低掺杂外延的导通电阻特性较差。设计师往往需要在这两个参数的平衡选择上大费周折，甚至一度通过增加芯片尺寸来改善，造成成本的大量增加。所以分离栅mosfet产品(splite-gate-trench mosfet)应运而生。
3.分离栅mosfet产品在传统沟槽mosfet垂直耗尽的结构基础上引入了水平耗尽结构，改善了mosfet器件的电场结构，在相同的掺杂浓度的外延材料中，通过器件的结构调整，获得了更高的击穿电压，更低的导通电阻，获得了更很广泛的市场应用。
4.目前常见的分离栅mosfet是在沟槽内通过两次掺杂多晶硅工艺形成分离栅多晶和栅极多晶，但是这种传统的分离栅mosfet结构，击穿电压发生时，击穿点集中在栅极多晶与源极掺杂区域的介质层位置，往往造成这个区域的介质层优先失效，从而导致器件失效。此外，这个区域的介质层还直接关系了栅极源极漏电流igss的数值，以及源极和栅极之间的电容值。


技术实现要素：

5.本发明的目的是提供一种低导通电阻分离栅mosfet芯片及其制造方法，使源极和栅极击穿发生时，击穿电场更加均匀，提升其稳定性。
6.本发明为解决其技术问题所采用的技术方案是：
7.一种低导通电阻分离栅mosfet芯片，包括：
8.衬底层，该衬底层采用浓掺杂的第一导电类型；
9.外延层，该外延层位于衬底层表面，并采用轻掺杂的第一导电类型；
10.阱区层，该阱区层形成于外延层中，并采用第二导电类型离子注入形成；
11.源区层，该源区层形成外延层中，并位于阱区层外侧，源区采用第一导电类型离子注入形成；
12.氧化层，该氧化层形成于外延层外壁，并位于源区外壁；
13.层间绝缘介质层，该层间绝缘介质层形成于氧化层外壁；
14.源极电极，该源极电极形成层间绝缘介质层外壁，并填充于源极接触孔中，源极接触孔贯穿层间绝缘介质层、第四氧化层及源区后延伸至阱区内；
15.漏极电极，该漏极电极形成于衬底层外壁；
16.隔离氧化层，该隔离氧化层填充于第一沟槽中，第一沟槽贯穿氧化层、源区层及阱区层后伸入外延层中；
17.分离栅多晶硅，该分离栅多晶硅位于隔离氧化层中，其外壁与第一沟槽内壁之间留有距离；
18.栅极多晶硅，该栅极多晶硅位于隔离氧化层中，并位于分离栅多晶硅上方，其边缘向下方弯折，并罩覆于分离栅多晶硅外部，使使分离栅多晶硅与栅极多晶硅之间的隔离氧化层形成倒扣碗型结构；
19.栅极电极，该栅极电极从位于栅极多晶硅区域的栅极接触孔中引出。
20.上述低导通电阻分离栅mosfet芯片的制造方法，包括：
21.(1)选用浓掺杂第一导电类型衬底和轻掺杂第一导电类型外延材质的硅片作为材料片；
22.(2)在外延表面依次淀积第一氧化层、第一氮化层及第二氧化层，在晶圆表面形成ono结构的硬掩模保护层；
23.(3)通过光刻及刻蚀过程形成第一沟槽，第一沟槽贯穿第二氧化层、第一氮化层及第一氧化层后伸入外延中；
24.(4)去除第二氧化层；
25.(5)在第一沟槽底部和侧壁，以及第一氮化层表面淀积第三氧化层，作为分离栅的隔离氧化层；
26.(6)在具有第三氧化层的第一沟槽内沉积多晶硅，作为分离栅多晶硅，并对其进行回刻及填充操作，以精确控制分离栅多晶硅的厚度；
27.(7)在具有第三氧化层及分离栅多晶硅的第一沟槽内通过化学气相淀积方式淀积氧化层，使之与第三氧化层合拢，将第一沟槽的开口处闭合；
28.(8)在第一沟槽内的第三氧化层中通过光刻及刻蚀过程形成第二沟槽，第二沟槽的底部低于非分离栅多晶硅顶部的高度，并高于分离栅多晶硅底部的高度；
29.(9)在第二沟槽内淀积多晶硅，作为栅极多晶硅，其顶部高度略高于外延顶部的高度；
30.(10)通过化学机械抛光工艺将第三氧化层、第一氮化层、第一氧化层全部去除，并使外延表面平坦化；
31.(11)在外延表面淀积第四氧化层，作为后续沟槽刻蚀的硬掩模保护层；
32.(12)通过光刻及刻蚀过程形成第三沟槽，第三沟槽贯穿第四氧化层后伸入第一沟槽内的氧化层中，其侧壁与栅极多晶硅内壁重合，其底部与分离栅多晶硅之间留有距离，使分离栅多晶硅与栅极多晶硅之间形成倒扣碗型结构的隔离氧化层；
33.(13)在第三沟槽内沉积多晶硅，使其与第二沟槽中的多晶硅顶部接合，共同构成倒扣碗型结构的栅极多晶硅；
34.(14)在第一导电类型的外延中注入第二导电类型的阱区，在第二导电类型的阱区注入第一导电类型的源区；
35.(15)在晶圆表面加工层间绝缘介质层；
36.(16)在源区刻蚀源极接触孔，源极接触孔贯穿层间绝缘介质层、第四氧化层及源
区后延伸至阱区内；
37.(17)在绝缘介质层上加工源极金属，源极金属延伸至源极接触孔内，作为源极电极，在栅极多晶硅区域开栅极接触孔，作为栅极电极引出，对晶圆进行背面减薄及金属化，作为漏极电极。
38.本发明的优点在于：
39.该mosfet芯片为了克服常规分离栅mosfet结构中的缺陷，通过增加一次多晶硅淀积操作，改进了栅极多晶硅的形貌，使源极和栅极击穿发生时，击穿电场更加均匀，而且这种结构让分离栅多晶硅和栅极多晶硅的隔离氧化层从平面型变成了倒扣的碗型，降低了mosfet的导通电阻，提升了分离栅mosfet器件的稳定性，兼顾了mosfet产品应用中高击穿电压需求和低导通电阻的需求，而且因为改善了导通电场的形貌，改善了通流区域，提高了分离栅mosfet产品的可靠性，改善了漏电流，降低了密勒电容，提升了开关速度。
附图说明
40.图1是本发明提出的mosfet芯片的结构示意图；
41.图2是mosfet芯片的制造方法的步骤一示意图；
42.图3是mosfet芯片的制造方法的步骤二示意图；
43.图4是mosfet芯片的制造方法的步骤三示意图；
44.图5是mosfet芯片的制造方法的步骤四示意图；
45.图6是mosfet芯片的制造方法的步骤五示意图；
46.图7是mosfet芯片的制造方法的步骤六示意图；
47.图8是mosfet芯片的制造方法的步骤七示意图；
48.图9是mosfet芯片的制造方法的步骤八示意图；
49.图10是mosfet芯片的制造方法的步骤九示意图；
50.图11是mosfet芯片的制造方法的步骤十示意图；
51.图12是mosfet芯片的制造方法的步骤十一示意图；
52.图13是mosfet芯片的制造方法的步骤十二示意图；
53.图14是mosfet芯片的制造方法的步骤十三示意图；
54.图15是mosfet芯片的制造方法的步骤十四示意图；
55.图16是mosfet芯片的制造方法的步骤十五示意图；
56.图17是mosfet芯片的制造方法的步骤十六示意图；
57.图18是mosfet芯片的制造方法的步骤十七示意图。
具体实施方式
58.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的
所有其他实施例，都属于本发明保护的范围。
59.如图1所示，本发明提出的低导通电阻分离栅mosfet芯片包括衬底层101及外延层102，衬底层采用浓掺杂的第一导电类型，外延层位于衬底层表面，并采用轻掺杂的第一导电类型；
60.还包括阱区层103及源区层104，阱区层形成于外延层中，并采用第二导电类型离子注入形成，源区层形成外延层中，并位于阱区层外侧，源区采用第一导电类型离子注入形成；
61.还包括氧化层105及层间绝缘介质层106，氧化层形成于外延层外壁，并位于源区外壁，层间绝缘介质层形成于氧化层外壁；
62.还包括源极电极107及漏极电极，源极电极形成层间绝缘介质层外壁，并填充于源极接触孔中，源极接触孔贯穿层间绝缘介质层、第四氧化层及源区后延伸至阱区内，漏极电极形成于衬底层外壁；
63.还包括隔离氧化层108，隔离氧化层填充于沟槽中，沟槽贯穿氧化层、源区层及阱区层后伸入外延层中；
64.还包括分离栅多晶硅109及栅极多晶硅110，分离栅多晶硅位于隔离氧化层中，其外壁与沟槽内壁之间留有距离，栅极多晶硅位于隔离氧化层中，并位于分离栅多晶硅上方，其边缘向下方弯折，并罩覆于分离栅多晶硅外部，使使分离栅多晶硅与栅极多晶硅之间的隔离氧化层形成倒扣碗型结构；
65.还包括栅极电极，栅极电极从位于栅极多晶硅区域的栅极接触孔中引出。
66.上述低导通电阻分离栅mosfet芯片的制造方法，包括：
67.1、选用浓掺杂第一导电类型衬底201和轻掺杂第一导电类型外延202材质的硅片作为材料片，如图2所示；
68.2、在外延表面依次淀积第一氧化层203、第一氮化层204及第二氧化层205，在晶圆表面形成ono结构的硬掩模保护层，如图3所示；
69.3、通过光刻及刻蚀过程形成第一沟槽206，第一沟槽贯穿第二氧化层、第一氮化层及第一氧化层后伸入外延中，如图4所示；
70.4、去除第二氧化层，如图5所示；
71.5、在第一沟槽底部和侧壁以及第一氮化层表面淀积第三氧化层207，作为分离栅的隔离氧化层，如图6所示；
72.6、在具有第三氧化层的第一沟槽内沉积多晶硅，作为分离栅多晶硅208，并对其进行回刻及填充操作，以精确控制分离栅多晶硅的厚度，如图7所示；
73.7、在具有第三氧化层及分离栅多晶硅的第一沟槽内通过化学气相淀积方式淀积氧化层，使之与第三氧化层合拢，将第一沟槽的开口处闭合，如图8所示；
74.8、在第一沟槽内的第三氧化层中通过光刻及刻蚀过程形成第二沟槽209，第二沟槽的底部低于非分离栅多晶硅顶部的高度，并高于分离栅多晶硅底部的高度，如图9所述；
75.9、在第二沟槽内淀积多晶硅，作为栅极多晶硅210，其顶部高度略高于外延顶部的高度，如图10所示；
76.10、通过化学机械抛光工艺将第三氧化层、第一氮化层、第一氧化层全部去除，并使外延表面平坦化，如图11所示；
77.11、在外延表面淀积第四氧化层211，作为后续沟槽刻蚀的硬掩模保护层，如图12所示；
78.12、通过光刻及刻蚀过程形成第三沟槽212，第三沟槽贯穿第四氧化层后伸入第一沟槽内的氧化层中，其侧壁与栅极多晶硅内壁重合，其底部与分离栅多晶硅之间留有距离，使分离栅多晶硅与栅极多晶硅之间形成倒扣碗型结构的隔离氧化层，如图13所示；
79.13、在第三沟槽内沉积多晶硅，使其与第二沟槽中的多晶硅顶部接合，共同构成倒扣碗型结构的栅极多晶硅，如图14所示；
80.14、在第一导电类型的外延中注入第二导电类型的阱区213，在第二导电类型的阱区注入第一导电类型的源区214，如图15所示；
81.15、在晶圆表面加工层间绝缘介质层215，如图16所示；
82.16、在源区刻蚀源极接触孔216，源极接触孔贯穿层间绝缘介质层、第四氧化层及源区后延伸至阱区内，如图17所示；
83.17、在绝缘介质层上加工源极金属，源极金属延伸至源极接触孔内，作为源极电极218，在栅极多晶硅区域开栅极接触孔，作为栅极电极引出，对晶圆进行背面减薄及金属化，作为漏极电极，如图18所示。
84.在本发明的描述中，需要说明的是，术语“上”、“下”、“内”、“外”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，“设置”、“连接”等术语应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。