双向SCR器件及双向SCR器件制造方法与流程

双向scr器件及双向scr器件制造方法
技术领域
1.本技术涉及半导体保护器件技术领域，具体涉及一种双向scr器件及双向scr器件制造方法。


背景技术：

2.可控硅整流器(silicon controlled rectifier，scr)是一种常用于静电放电(electrostatic discharge，esd)防护的器件，它具有极好地释放静电的能力。它与二极管、三极管和场效应晶体管相比，因其自身的正反馈机制而具有电流泄放能力强、单位面积泄放效率高、导通电阻小、鲁棒性强和防护级别高的优点，能够在半导体平面工艺上，以较小的芯片面积达成较高的静电防护等级。
3.scr器件按电流路径方向可以分为横向结构和纵向结构。相同面积的芯片，往往纵向结构具有更大的pn结(pn junction)面积，因此也具有更强的通流能力。双向scr器件应用在电路中时，一端接到输入/输出(input/output，i/o)端，另一端接地，即并联在被保护芯片(integrated circuit，ic)的前端。当io端遭遇esd事件时，可以触发scr保护器件进入低阻状态，脉冲电流得以通过并释放到地，从而有效保护后级的ic。
4.现有的纵向结构的scr器件，由于其从上往下和从下往上的结构不对称，并且从上往下和从下往上的基区宽度差异较大，导致两个方向的能力不均衡、导通电阻差异大，严重影响在电路应用中的灵活性。
5.因此，需要一种新的scr器件的结构的技术方案。


技术实现要素：

6.有鉴于此，本说明书实施例提供一种双向scr器件及双向scr器件制造方法，解决了现有技术中纵向结构的scr器件，由于其从上往下和从下往上的结构不对称，并且从上往下和从下往上的基区宽度差异较大，导致两个方向的能力不均衡、导通电阻差异大，严重影响在电路应用中的灵活性的技术问题。
7.本说明书实施例提供以下技术方案：
8.本说明书实施例提供一种双向scr器件，包括：
9.n+衬底，在n+衬底内设有第一p型掩埋层；
10.n型外延层，在n型外延层内设有第二p型掩埋层和第三p型掩埋层，n型外延层的上表面设有n型掩埋层，第二p型掩埋层位于第一p型掩埋层的上方，且与第一p型掩埋层不接触；
11.p型外延层，p型外延层内设有四个深n区以及两个p阱，每个深n区内设有一个n型重掺杂区，每个p阱内设有一个p型重掺杂区，两个p型重掺杂区之间设置有一个n型重掺杂区，两个p阱分别与第二p型掩埋层和第三p型掩埋层对应设置，n+衬底、n型外延层、n型掩埋层和p型外延层在垂直方向由下至上依次连接；
12.三个第一隔离槽，沿与n+衬底的垂直方向设置，第一p型掩埋层的两端分别设置一
个第一隔离槽，第三p型掩埋层远离第一p型掩埋层的一端设置有一个第一隔离槽；
13.两个第二隔离槽，沿与n+衬底的垂直方向设置，第二p型掩埋层的两端分别设置有一个第二隔离槽，两个第一隔离槽设置在第一p型掩埋层的两端的第一隔离槽之间；
14.两个p型重掺杂区分别与第一输入/输出端和第二输入/输出端连接，两个n型重掺杂区分别与第一输入/输出端和第二输入/输出端连接。
15.优选地，第一隔离槽的深度大于n型外延层和p型外延层厚度之和，且第一隔离槽的底面与第一p型掩埋层的底面位于同一高度。
16.优选地，第二隔离槽的底部与第一p型掩埋层的顶面的距离小于第二p型掩埋层的底面与第一p型掩埋层的顶面的距离，且第二隔离槽位于n型外延层内部，与第一p型掩埋层不接触。
17.优选地，在p型外延层上设有介质层，介质层上设置有接触孔，接触孔内沉积有金属，形成第一输入/输出端和第二输入/输出端；
18.在金属上第一输入/输出端和第二输入/输出端的两端设置有钝化层。
19.优选地，第二p型掩埋层和第三p型掩埋层相同，从第一输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第三p型掩埋层和n型外延层到达第二输入/输出端；
20.从第二输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第二p型掩埋层和n型外延层到达第一输入/输出端。
21.优选地，第一p型掩埋层向上扩散进n型外延层内部。
22.本说明书实施例还提供一种双向scr器件的制造方法，用于制造上述的双向scr器件，包括：
23.步骤1：在n+衬底内形成第一p型掩埋层，在n+衬底上生长n型外延层；
24.步骤2：在n型外延层内形成第二p型掩埋层和第三p型掩埋层，并在n型外延层的上表面形成n型掩埋层，n型掩埋层位于第二p型掩埋层和第三p型掩埋层的上方，第二p型掩埋层位于第一p型掩埋层的上方，且与第一p型掩埋层不接触；
25.步骤3：在n型掩埋层的上生成p型外延层，得到第一结构；
26.步骤4：在第一结构上形成三个第一隔离槽和两个第二隔离槽，第一p型掩埋层的两端分别形成一个第一隔离槽，第三p型掩埋层远离第一p型掩埋层的一端形成有一个第一隔离槽，第二p型掩埋层的两端分别形成有一个第二隔离槽，两个第一隔离槽形成在第一p型掩埋层的两端的第一隔离槽之间；
27.步骤5：在p型外延层内，第一隔离槽和第二隔离槽之间，以及位于两侧的第一隔离槽的外侧形成深n区；
28.步骤6：在p型外延层内，第二p型掩埋层两侧的两个第二隔离槽之间的区域和第三p型掩埋层两侧的两个第一隔离槽之间的区域分别形成一个p阱；
29.步骤7：在每个深n区内形成一个n型重掺杂区，在每个p阱内形成一个p型重掺杂区，得到第二结构；
30.步骤8：在第二结构上形成第一输入/输出端和第二输入/输出端。
31.优选地，第一隔离槽的深度大于n型外延层和p型外延层厚度之和，且第一隔离槽的底面与第一p型掩埋层的底面位于同一高度。
32.优选地，第二隔离槽的底部与第一p型掩埋层的顶面的距离小于第二p型掩埋层的
底面与第一p型掩埋层的顶面的距离，且第二隔离槽位于n型外延层内部，与第一p型掩埋层不接触。
33.优选地，步骤8，包括：
34.步骤801：在第二结构上淀积形成介质层；
35.步骤802：在介质层上两个p型重掺杂区，以及两个深n区对应的位置上形成多个接触孔；
36.步骤803：在介质层的表面进行金属淀积，使接触孔内淀积金属，与对应的p型重掺杂区和n型重掺杂区接触，形成金属端；
37.步骤804：在介质层和金属端的表面淀积钝化层，并对钝化层进行光刻和刻蚀，以在金属端形成第一输入/输出端和第二输入/输出端。
38.优选地，第二p型掩埋层和第三p型掩埋层相同，从第一输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第三p型掩埋层和n型外延层到达第二输入/输出端；
39.从第二输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第二p型掩埋层和n型外延层到达第一输入/输出端。
40.优选地，第一p型掩埋层向上扩散进n型外延层内部。
41.与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：本发明具有对称的保护特性，从第一输入/输出端到第二输入/输出端，经过的pnpn结构相同，两个方向的触发保护电压一致；并且在两个方向上都是以n+衬底作为基区，宽度相同，触发保护器件的开启电压一致，导致两个方向能力均衡，导通电阻相同，提高在电路应用中的灵活性。
附图说明
42.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
43.图1是本技术实施例提供的一种双向scr器件在电路中应用的示意图；
44.图2是本技术实施例提供的一种纵向结构的scr器件的结构示意图；
45.图3是本技术实施例提供的另一种纵向结构的scr器件的结构示意图；
46.图4是本技术实施例提供的一种n+衬底的结构示意图；
47.图5是本技术实施例提供的一种n型外延层的结构示意图；
48.图6是本技术实施例提供的另一种n型外延层的结构示意图；
49.图7是本技术实施例提供的一种p型外延层的结构示意图；
50.图8是本技术实施例提供的一种隔离槽的结构示意图；
51.图9是本技术实施例提供的一种深n区的结构示意图；
52.图10是本技术实施例提供的一种p阱的结构示意图；
53.图11是本技术实施例提供的一种n型重掺杂区和p型重掺杂区的结构示意图；
54.图12是本技术实施例提供的一种介质层的结构示意图；
55.图13是本技术实施例提供的一种金属端的结构示意图；
56.图14是本技术实施例提供的一种的scr器件的等效电路示意图；
57.图15是本技术实施例提供的一种电流路径示意图；
58.图16是本技术实施例提供的另一种电流路径示意图。
具体实施方式
59.下面结合附图对本技术实施例进行详细描述。
60.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
61.要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本技术，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
62.还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本技术的基本构想，图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
63.另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践。
64.scr器件按电流路径方向可以分为横向结构和纵向结构。相同面积的芯片，往往纵向结构具有更大的pn结面积，因此也具有更强的通流能力。如图1所示，双向scr器件应用在电路中时，一端接到io端，另一端接地(ground，gnd)，即并联在被保护ic的前端。当io端遭遇esd事件时，可以触发scr保护器件进入低阻状态，脉冲电流得以通过并释放到地，从而有效保护后级的ic。
65.如图2所示，传统纵向结构的scr器件，包括：p型重掺杂区(p+)、n型重掺杂区(n+)、n阱(n-well、nw)、p阱(p-well、pw)、n衬底、金属、第一输入/输出端(io1)和第二输入/输出端(io2)，从上到下的pnpn结构是指从io1到io2需要经过的由p+/nw/pw/n衬底/n+组成的pnpn结构；从下往上的pnpn结构是指从io2到io1需要经过的由p+/n衬底/pw/nw/n+组成的pnpn结构；由于路径“p+/nw/pw/n”和路径“p+/n衬底/pw/nw/n+”不相同，所以可以看出从上到下的pnpn结构和从下往上的pnpn结构并不对称，两者的结构不对称，可以造成两个方向的触发保护电压不一致的问题；并且一个方向是nw作为基区，另一个方向是n衬底作为基区，两者宽度不一样，触发保护器件的开启电压不一致，导致两个方向能力不均衡，导通电阻差异大，严重影响在电路应用中的灵活性。
66.基于此，本说明书实施例提出了一种处理方案：对scr器件的纵向结构进行改进，使其具有更强的流通能力，且两个方向均具有极为对称的保护能力，可以应用于各类高速数据io端口，也可以适用于电源轨及不同电源域之间的esd保护，具有更高的防护效率。
67.以下结合附图，说明本技术各实施例提供的技术方案。
68.如图3所示，本说明书实施例提供一种双向scr器件，包括：n+衬底，在n+衬底内设有第一p型掩埋层(pbl1)；n型外延层(nepi)，在n型外延层内设有第二p型掩埋层和第三p型掩埋层，n型外延层的上表面设有n型掩埋层(nbl)，第二p型掩埋层位于第一p型掩埋层的上方，且与第一p型掩埋层不接触；其中，第二p型掩埋层和第三p型掩埋层是相同的，因此在图3中第二p型掩埋层和第三p型掩埋层同时使用pbl2表示；p型外延层(pepi)，p型外延层内设有四个深n区以及两个p阱(p-well)，每个深n区内设有一个n型重掺杂区(n+)，每个p阱内设有一个p型重掺杂区(p+)，两个p型重掺杂区之间设置有一个n型重掺杂区，两个p阱分别与第二p型掩埋层和第三p型掩埋层对应设置，n+衬底、n型外延层、n型掩埋层和p型外延层在垂直方向由下至上依次连接；三个第一隔离槽(隔离槽1)，沿与n+衬底的垂直方向设置，第一p型掩埋层的两端分别设置一个第一隔离槽，第三p型掩埋层远离第一p型掩埋层的一端设置有一个第一隔离槽；两个第二隔离槽(隔离槽2)，沿与n+衬底的垂直方向设置，第二p型掩埋层的两端分别设置有一个第二隔离槽，两个第一隔离槽设置在第一p型掩埋层的两端的第一隔离槽之间；两个p型重掺杂区分别与第一输入/输出端和第二输入/输出端连接，两个n型重掺杂区分别与第一输入/输出端和第二输入/输出端连接。
69.其中，第一p型掩埋层在n+衬底内具有一定的深度，可以获取相对较高的n+衬底/pbl1反向击穿电压，并且，第一p型掩埋层向上扩散进n型外延层内部，增加第一p型掩埋层的厚度，进一步提高n+衬底/pbl1反向击穿电压，并且n型外延层/pbl1的反向电压也得以提高。
70.可知的是，在n型外延层内的第二p型掩埋层(pbl2)和第三p型掩埋层(pbl2)使用相同的工艺，其中，第二p型掩埋层设置在n型外延层中第一p型掩埋层上方且与第一p型掩埋层不接触的位置，第三p型掩埋层设置在n型外延层内远离第一p型外延层且与第二p型掩埋层厚度相同，并且处于相同的高度处。
71.其中，在n型掩埋层上设有p型外延层，在p型外延层、n型掩码层、n型外延层和n+衬底组成的结构上垂直设置第一隔离槽和第二隔离槽，第一隔离槽贯穿p型外延层，在p型外延层、n型掩码层和n型外延层，并且延伸到n+衬底内，第二隔离层贯穿p型外延层和n型掩码层，并且延伸到n型外延层内部。
72.进一步地，第一隔离槽的深度大于n型外延层和p型外延层厚度之和，且第一隔离槽的底面与第一p型掩埋层的底面位于同一高度；第二隔离槽的底部与第一p型掩埋层的顶面的距离小于第二p型掩埋层的底面与第一p型掩埋层的顶面的距离，且第二隔离槽位于n型外延层内部，与第一p型掩埋层不接触。
73.可知的是，在一个scr器件单元中需要3个第一隔离槽和2个第二隔离槽，在实际应用中可以将本技术实施例中的多个scr器件组合使用，设置多个第一隔离槽和多个第二隔离槽，在本技术中不做限制。
74.下面以一个scr器件为单元对第一隔离槽和第二隔离槽的情况进行说明。
75.具体地，三个第一隔离槽(隔离槽1)，沿与n+衬底的垂直方向设置，在第一p型掩埋
层的两端分别设置一个第一隔离槽，在第三p型掩埋层远离第一p型掩埋层的一端设置有一个第一隔离槽；两个第二隔离槽(隔离槽2)，沿与n+衬底的垂直方向设置，在第二p型掩埋层的两端分别设置有一个第二隔离槽，两个第一隔离槽设置在第一p型掩埋层的两端的两个第一隔离槽之间。三个第一隔离槽和两个第二隔离槽互相不重合，以在水平方向隔离形成六个空间，如图3所示，从左至右可以分别为第一空间、第二空间、第三空间、第四空间、第五空间和第六空间。
76.进一步地，通过第一隔离槽和第二隔离槽将p型外延层也对应的分为六个空间，本技术中在p型外延层中第一隔离槽和第二隔离槽之间，以及两侧的第一隔离槽的外侧的区域内设有深n区，在两个第一隔离槽和两个第二隔离槽之间的区域设置p阱。示例性地，如图3所示，在p型外延层的第一空间、第三空间、第五空间和第六空间设置深n区，在第二空间和第四空间设置p阱，共计4个深n区和2个p阱。在每个深n区内设置一个n型重掺杂区(n+)，每个p阱内设置一个p型重掺杂区(p+)，可以看出，两个p型重掺杂区之间设置有一个n型重掺杂区，两个p阱分别与第二p型掩埋层和第三p型掩埋层对应设置。在本技术中n+衬底、n型外延层、n型掩埋层和p型外延层在垂直方向由下至上依次连接。
77.更进一步地，如图3所示，在p型外延层上设有介质层，介质层上设置有接触孔，接触孔内沉积有金属，形成第一输入/输出端(io1)和第二输入/输出端(io2)；在金属上第一输入/输出端和第二输入/输出端的两端设置有钝化层。
78.具体地，在p型外延层上表面淀积介质层，其主要成分为二氧化硅，采用化学气相淀积工艺形成，然后通过光刻、刻蚀，形成接触孔，之后在介质层和接触孔表面进行金属淀积，并进行光刻、刻蚀，形成io(输入/输出)端金属，并在其上淀积钝化层用于保护金属，在通过钝化层光刻、刻蚀，将io端金属露出，形成第一输入/输出端和第二输入/输出端。
79.可知的是，在本技术中第二p型掩埋层和第三p型掩埋层相同，从第一输入/输出端(io1)依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第三p型掩埋层和n型外延层到达第二输入/输出端(io2)；从第二输入/输出端(io2)依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第二p型掩埋层和n型外延层到达第一输入/输出端(io1)。
80.在本技术实施例中，从io1端到io2端和从io2端到1o1端，均要经过p+/pw/pepi/nbl/pbl2/nepi组成的pnpn结构，其中pbl2具有较薄的厚度，因此nbl/pbl2/nepi组成的npn晶体管击穿电压较低，在静电事件发生时，其率先击穿导通，接着pepi/nbl/pbl2形成的pnp晶体管也触发导通，形成正反馈，scr器件进入负阻状态释放瞬态大电流，保护了后级电路芯片；当io1端遭遇esd事件时，瞬态大电流从io1金属进入p+，经过pw/pepi/nbl/pbl2/nepi，到达n+衬底，再从nepi/nbl/深n区/n+导出，从io2金属端释放，当io2端遭遇esd事件时，瞬态大电流从io2金属进入p+，经过pw/pepi/nbl/pbl2/nepi，再从nbl/深n区/n+导出，从io1金属端释放，具有较强的通流能力，且两个方向均具有极为对称的保护能力，可以应用于各类高速数据io端口，也可以适用于电源轨及不同电源域之间的esd保护，具有更高的防护效率。
81.本说明书实施例还一种双向scr器件的制造方法，用于制造上述的双向scr器件，包括：
82.步骤1：在n+衬底内形成第一p型掩埋层(pbl1)，在n+衬底上生长n型外延层(nepi)。
83.其中，第一p型掩埋层向上扩散进n型外延层内部。
84.具体地，选用n+衬底硅片，在其表面通过光刻定义pbl1图形，然后进行离子注入，并进入高温炉管进行热过程推进，形成pbl1。
85.其中，n+衬底应选用低阻材料，本实施例采用的电阻率为(0.001～0.005)ω*cm的材料；
86.本说明书实施例中根据pbl1图形进行离子注入，注入元素为硼或者二氟化硼，注入剂量(1
×
10
14
～3
×
10
15
)/cm2，注入能量(100～120)kev，示例性的，可以分两步注入，第一步先注入硼元素，剂量为(5
×
10
13
～5
×
10
14
)/cm2；第二次注入二氟化硼，剂量为(1
×
10
15
～5
×
10
15
)/cm2；也可以仅注入硼或者仅注入二氧化硼。
87.其中，高温炉管的热过程工艺条件为，温度为(1100～1200)℃，时间为(80～120)分钟。使pbl1在n+衬底内具有一定的深度，可以获得相对较高的n+衬底/pbl1反向击穿电压。
88.如图4所示为通过步骤1得到的结构，pbl1位于n+衬底的上表面有pbl1，且pbl1在n+衬底内具有一定的深度。
89.本说明书实施例中对于pbl1在n+衬底内的深度不做限制，示例性的，当n+衬底的深度为(100～200)um时，pbl1在n+衬底内的深度可以为(2-4)um。
90.在本技术中，根据电流大小来确定pbl1图形。
91.进一步地，如图5所示，在n+衬底上生长n型外延层。
92.具体的，对n+衬底硅片进行清洗，将表面杂质颗粒及氧化层去除干净，然后生长n型外延层(nepi)。示例性的，nepi生长厚度为(6～10)μm，电阻率为(0.1～1)ω*cm，掺杂元素为磷或砷。生长n型外延层的工艺采用高温工艺，温度为(1150～1180)℃，可以使pbl1向上扩散进入nepi，增加了pbl1的厚度，有利于进一步提高n+衬底/pbl1的反向击穿电压，同时nepi/pbl1的反向电压也得以提高，有利于后续工艺实现隔离作用。
93.本说明书实施例中对于pbl1向上扩散进入nepi的厚度不做限制，示例性的，nepi的厚度为(6-10)um时，pbl1向上扩散进入nepi的厚度为(1-2)um。
94.步骤2：在n型外延层内形成第二p型掩埋层(pbl2)和第三p型掩埋层(pbl2)，并在n型外延层的上表面形成n型掩埋层(nbl)，n型掩埋层位于第二p型掩埋层和第三p型掩埋层的上方，第二p型掩埋层位于第一p型掩埋层的上方，且与第一p型掩埋层不接触.
95.其中，第二p型掩埋层和第三p型掩埋层使用相同的图形和工艺得到，仅是位置不同，因此在图6对第二p型掩埋层和第三p型掩埋层同时使用pbl2进行标记。
96.如图6所示，在nepi表面，通过pbl2光刻定义图形，然后进行pbl2离子注入，再进行nbl整面注入，然后进入炉管进行高温推进，使得pbl2和nbl均具有一定深度。
97.本说明书实施例中对于pbl2的深度和nbl的深度不做限制，示例性的，pbl2的深度为(1-2)um，nbl的深度为(3-5)um。
98.在一种可选的实施方式中，pbl2离子注入硼元素，注入剂量(1
×
10
13
～1
×
10
14
)/cm2，注入能量(80～150)kev；nbl整面注入磷或砷元素，注入剂量(2
×
10
13
～5
×
10
14
)/cm2，注入能量(50～80)kev；高温推进条件为(1100～1150)℃，推进时间(30～60)分钟，由于硼本身注入更深，且其扩散速度比磷和砷都要更快，因此推进后形成pbl2结深比nbl更深；另一方面，由于nbl的注入剂量比pbl2注入剂量更大，因此靠近nepi表面的部分整体为nbl。
99.步骤3：在n型掩埋层的上生成p型外延层(pepi)，得到第一结构。
100.如图7所示，对硅片清洗，将表面杂质颗粒及氧化层去除干净，然后生长p型外延层(pepi)。
101.本说明书实施例中对于pepi的生产厚度不做限制，示例性的，pepi生长厚度(3～6)μm，电阻率为(1～10)ω*cm。
102.步骤4：在第一结构上形成三个第一隔离槽和两个第二隔离槽，第一p型掩埋层的两端分别形成一个第一隔离槽，第三p型掩埋层远离第一p型掩埋层的一端形成有一个第一隔离槽，第二p型掩埋层的两端分别形成有一个第二隔离槽，两个第一隔离槽形成在第一p型掩埋层的两端的第一隔离槽之间。
103.其中，第一隔离槽的深度大于n型外延层和p型外延层厚度之和，且第一隔离槽的底面与第一p型掩埋层的底面位于同一高度；第二隔离槽的底部与第一p型掩埋层的顶面的距离小于第二p型掩埋层的底面与第一p型掩埋层的顶面的距离，且第二隔离槽位于n型外延层内部，与第一p型掩埋层不接触。
104.如图8所示，在pepi表面，生长或淀积一层氧化层，然后通过隔离槽1光刻、刻蚀氧化层、刻蚀硅形成多个深槽，再将深槽填充满绝缘介质，如二氧化硅，形成多个第一隔离槽(隔离槽1)，再通过隔离槽2光刻、刻蚀氧化层、刻蚀硅形成多个深槽，再将深槽填充满绝缘介质，如二氧化硅，形成多个第二隔离槽(隔离槽2)，最后将表面多余的绝缘介质去除。
105.具体地，一个scr器件单元里需要3个隔离槽1，位置由pbl2来确定，2个隔离槽2，位置由pbl2的边界来确定。
106.在一种可选的实施方式中，隔离槽1的深度大于nepi和pepi厚度之和，其深度要与pbl1的底部相平；隔离槽2的深度要深于pbl2的底部，在nepi体内，但要与pbl1的顶部留有一定距离。
107.步骤5：在p型外延层内，第一隔离槽和第二隔离槽之间，以及位于两侧的第一隔离槽的外侧形成深n区。
108.如图9所示，通过深n区光刻、离子注入，再进入炉管进行热扩散，形成多个深n区。
109.在一种可选的实施方式中，深n区注入元素为磷，注入剂量(5
×
10
15
～1
×
10
16
)/cm2，注入能量(80～120)kev；炉管的热扩散温度为(1050～1150)℃，时间为(120～320)分钟。
110.其中，一个scr器件单元里需要4个深n区，位置需要在隔离槽1和隔离槽2之间，还有隔离槽1的边上。
111.步骤6：在p型外延层内，第二p型掩埋层两侧的两个第二隔离槽之间的区域和第三p型掩埋层两侧的两个第一隔离槽之间的区域分别形成一个p阱(p-well，pw)。
112.如图10所示，通过pw光刻、离子注入，再进入炉管进行热扩散，形成至少两个pw区。
113.其中，一个scr器件单元里需要2个pw，位置需要在隔离槽1和隔离槽1之间，还有隔离槽2和隔离槽2之间，等同于pbl2。
114.在一种可选的实施方式中，pw区注入元素为硼，注入剂量(5
×
10
14
～1
×
10
15
)/cm2，注入能量(60～100)kev；炉管的热扩散温度为(1000～1050)℃，时间为30～60分钟。
115.步骤7：在每个深n区内形成一个n型重掺杂区(n+)，在每个p阱内形成一个p型重掺杂区(p+)，得到第二结构。
116.如图11所示，通过n+区光刻、离子注入，在深n区内形成n+区。再通过p+区光刻、离子注入，在pw内形成p+区，然后进行快速热退火工艺。
117.在一种可选的实施方式中，n+区离子注入磷或砷，注入剂量(1
×
10
15
～1
×
10
16
)/cm2，注入能量为(60～100)kev；p+区离子注入硼或二氟化硼，注入剂量为(1
×
10
15
～1
×
10
16
)/cm2，注入能量为(40～80)kev；快速热退火工艺温度为(950～1050)℃，时间为(20～40)秒。通过快速热退火，可以激活注入杂质。
118.步骤8：在第二结构上形成第一输入/输出端(io1)和第二输入/输出端(io2)。
119.其中，步骤8，包括：步骤801：在第二结构上淀积形成介质层；步骤802：在介质层上两个p型重掺杂区，以及两个深n区对应的位置上形成多个接触孔；步骤803：在介质层的表面进行金属淀积，使接触孔内淀积金属，与对应的p型重掺杂区和n型重掺杂区接触，形成金属端；步骤804：在介质层和金属端的表面淀积钝化层，并对钝化层进行光刻和刻蚀，以在金属端形成第一输入/输出端和第二输入/输出端。
120.如图12所示，在硅片上表面淀积介质层，其主要成分为二氧化硅，采用化学气相淀积工艺形成。然后通过光刻、刻蚀，形成接触孔。
121.其中，接触孔的位置要求在p+区和n+区，对于接触孔的数量不做限定。
122.进一步地，如图13所示，在第二结构的表面进行金属淀积，并进行光刻、刻蚀，形成金属端，并在其上淀积钝化层用于保护金属，在通过钝化层光刻、刻蚀，将金属露出，形成第一输入/输出端(io1)和第二输入/输出端(io2)。
123.在一种可选的实施方式中，金属厚度为(2～4)μm，可以承受较大的脉冲电流，提升电流保护能力。钝化层为复合膜质，其包含二氧化硅和氮化硅。
124.更进一步地，第二p型掩埋层和第三p型掩埋层相同，从第一输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第三p型掩埋层和n型外延层到达第二输入/输出端；从第二输入/输出端依次经过p型重掺杂区、p阱、p型外延层、n型掩埋层、第二p型掩埋层和n型外延层到达第一输入/输出端。
125.如图14所示，在本说明书实施例中从io1到io2和从io2到1o1，均要经过p+/pw/pepi/nbl/pbl2/nepi组成的pnpn结构，其中pbl2具有较薄的厚度，因此nbl/pbl2/nepi组成的npn晶体管击穿电压较低，在静电事件发生时，其率先击穿导通，接着pepi/nbl/pbl2形成的pnp晶体管也触发导通，形成正反馈，scr进入负阻状态释放瞬态大电流，保护了后级电路芯片。
126.在本说明书实施例中，pbl1设置在从右向左第一个隔离槽1和第二个隔离槽1形成的中间区域，用2个隔离槽1限制电流方向，防止电流往n+衬底流过去。pbl2分别设置两个隔离槽2和两个隔离槽1形成的中间区域，形成npn的基区，可以作为pnp的发射极和npn基区，本说明书实施例中pbl2图形的左右槽宽度对称。
127.如图15所示，其中的箭头表示电流方向，当io1端遭遇esd事件时，瞬态大电流从io1金属进入p+，经过pw/pepi/nbl/pbl2/nepi，到达n+衬底，再从nepi/nbl/深n区/n+导出，从io2金属端释放。
128.如图16所示，其中的箭头表示电流方向，当io2端遭遇esd事件时，瞬态大电流从io2金属进入p+，经过pw/pepi/nbl/pbl2/nepi，再从nbl/深n区/n+导出，从io1金属端释放。
129.可知的是，灵活性，是指在实际应用中的差异，双向对称结构的保护电压在实际应
用中可以任意切换方向，不会引起电压过小或过大而无法触发保护的问题，通过本说明书实施例中的双向scr器件可以有效地提高scr器件在电路应用中的灵活性。
130.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见系统实施例的部分说明即可。
131.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以权利要求的保护范围为准。