技术特征：
1.一种半导体封装件，包括：第一管芯；第二管芯，附接到所述第一管芯，所述第一管芯的第一部分延伸超出所述第二管芯的横向范围；导电柱，位于所述第一管芯的第一部分上并且与所述第二管芯横向相邻，所述导电柱电耦合到所述第一管芯；模制材料，位于所述第一管芯、所述第二管芯和所述导电柱周围；以及第一再分布结构，位于所述模制材料上，所述第一再分布结构电耦合到所述导电柱和所述第二管芯；其中，所述第一管芯的第一部分具有第一组输入/输出(io)焊盘，所述第一组输入/输出(io)焊盘沿着所述第一管芯的边缘设置并且形成u形，所述第一组输入/输出(io)焊盘被路由至所述u形内部的位置，其中，在顶视图中，所述第一组输入/输出(io)焊盘在所述u形内部的位置彼此水平或垂直对准，并且所述第一管芯的边缘与相邻的由所述第一组输入/输出(io)焊盘形成的焊盘区之间的距离在40μm和500μm之间。2.根据权利要求1所述的半导体封装件，还包括与所述第一管芯横向相邻并且位于所述第二管芯下面的第三管芯。3.根据权利要求2所述的半导体封装件，其中，所述第三管芯是伪管芯。4.根据权利要求1所述的半导体封装件，还包括位于所述第一管芯和所述第二管芯之间的第二再分布结构，所述第二再分布结构与所述第一管芯共末端，所述导电柱通过所述第二再分布结构电耦合到所述第一管芯。5.根据权利要求4所述的半导体封装件，其中，所述第二再分布结构包括设置在所述第一管芯的第一部分上的焊盘区，其中，每个所述焊盘区电耦合到所述第一管芯的输入/输出(io)焊盘。6.根据权利要求5所述的半导体封装件，其中，所述导电柱位于所述焊盘区上并且电耦合到所述焊盘区。7.根据权利要求4所述的半导体封装件，还包括位于所述第二管芯和所述第二再分布结构之间的介电层。8.根据权利要求7所述的半导体封装件，其中，所述第二再分配结构的最上层包括导电部件，其中，所述介电层接触所述导电部件。9.一种半导体封装件，包括：第一管芯；第二管芯，位于所述第一管芯上；第一再分布结构，位于所述第一管芯和所述第二管芯之间，所述第一再分布结构电耦合到所述第一管芯，所述第一再分布结构的侧壁与所述第一管芯的侧壁对准；导电柱，位于所述第一再分布结构上并且与所述第一再分布结构电耦合；以及模制材料，围绕所述第一管芯、所述第二管芯、所述第一再分配结构和所述导电柱，其中，所述第一管芯的第一部分位于所述第二管芯下方，并且所述第一管芯的第二部分位于所述模制材料的部分下方；
其中，所述第一管芯的第二部分具有第一组输入/输出(io)焊盘，所述第一组输入/输出(io)焊盘沿着所述第一管芯的边缘设置并且形成u形，所述第一组输入/输出(io)焊盘被路由至所述u形内部的位置，其中，在顶视图中，所述第一组输入/输出(io)焊盘在所述u形内部的位置彼此水平或垂直对准，并且所述第一管芯的边缘与相邻的由所述第一组输入/输出(io)焊盘形成的焊盘区之间的距离在40μm和500μm之间。10.一种形成半导体器件的方法，包括：在第一管芯的第一侧上形成第一再分布结构；在所述第一再分布结构上形成导电柱，所述导电柱电耦合到所述第一再分布结构；将所述第一管芯的与第一侧相对的第二侧附接到载体；将第二管芯附接到所述第一再分布结构，其中，在附接所述第二管芯之后，所述第二管芯的部分延伸超出所述第一管芯的横向范围；以及在所述载体上与所述第一管芯、所述第二管芯、所述第一再分布结构和所述导电柱周围形成模制材料；其中，所述第一管芯具有位于第一组输入/输出(io)焊盘，所述第一组输入/输出(io)焊盘沿着所述第一管芯的边缘设置并且形成u形，所述第一组输入/输出(io)焊盘被路由至所述u形内部的位置，其中，在顶视图中，所述第一组输入/输出(io)焊盘在所述u形内部的位置彼此水平或垂直对准，并且所述第一管芯的边缘与相邻的由所述第一组输入/输出(io)焊盘形成的焊盘区之间的距离在40μm和500μm之间。
技术总结
半导体封装件包括：第一管芯；第一再分布结构，位于第一管芯上，第一再分布结构与第一管芯共末端；第二管芯，位于第一管芯上，第一管芯的第一部分延伸超出第二管芯的横向范围；导电柱，位于第一管芯的第一部分上并且与第二管芯横向相邻，导电柱电耦合到第一管芯；模制材料，位于第一管芯、第二管芯和导电柱周围；以及第二再分布结构，位于模制材料上，第二再分布结构电耦合到导电柱和第二管芯。本发明的实施例还涉及多芯片半导体封装件。例还涉及多芯片半导体封装件。例还涉及多芯片半导体封装件。
技术研发人员：赖昱嘉 潘国龙 郭鸿毅 郭庭豪 蔡豪益 刘重希 余振华
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2019.01.30
技术公布日：2022/11/1