芯片封装体结构及其形成方法与流程

1.本公开实施例是关于一种封装技术，且特别为关于一种芯片封装体结构及其形成方法。


背景技术：

2.半导体装置及集成电路通常制造于单一的半导体晶圆上。晶圆的半导体晶粒可与其他半导体装置或晶粒于晶圆层级进行加工及封装，并且晶圆级封装已因此而发展了种种技术。
3.那些个别的半导体晶粒是经由沿着半导体晶圆的切割道分开集成电路而形成的。然后，个别的半导体晶粒分开进行封装。半导体封装体可进一步通过覆晶接合技术与电路基底连接。当这些半导体封装体组装至电路基底上，并使用底胶及/或模塑化合物进行保护时，保护层的可靠度变得非常重要及关键。


技术实现要素：

4.在一些实施例中，一种芯片封装体结构包括：一中介基底，包括一第一晶粒区及一第二晶粒区，借由一间隙区隔开；一第一半导体晶粒及一第二半导体晶粒，分别设置于第一晶粒区及第二晶粒区上；一第一间隙填充层及一第二间隙填充层，形成于间隙区上，且彼此隔开；以及一第三间隙填充层，形成于间隙区上，且位于第一间隙填充层与第二间隙填充层之间，第三间隙填充层的杨氏模数小于第一间隙填充层的杨氏模数及第二间隙填充层的杨氏模数。
5.在一些实施例中，一种芯片封装体结构包括：一有机中介基底；多个半导体晶粒，排置于有机中介基底上；一封胶层，形成于有机中介基底上，并环绕半导体晶粒；一绝缘结构，形成于有机中介基底上，使相邻的半导体晶粒彼此隔开，绝缘结构包括具有多个端部的一第一绝缘层以及分别与第一绝缘层的端部直接接触的多个第二绝缘层，且第二绝缘层由封胶层所包围；一封装基底，与有机中介底层接合；以及一第三绝缘层，形成于封装基底与有机中介基底之间，并环绕有机中介基底。
6.在一些实施例中，一种芯片封装体结构的形成方法包括组装多个半导体晶粒于一中介基底的多个晶粒区上，相邻的晶粒区通过中介基底的一间隙区而彼此隔开，且间隙区具有多个端部；形成多个第一底胶材料层于中介基底上，并相邻于间隙区的端部；形成一第二底胶材料层于中介基底上，并对应于间隙区，第二底胶材料层与各个第一底胶材料层直接接触，第二底胶材料层的杨氏模数小于第一底胶材料层的杨氏模数；以及形成一封胶层于中介基底上，以环绕半导体晶粒、第一底胶材料层及第二底胶材料层。
附图说明
7.图1a-图1i绘示出根据一些实施例的用于形成芯片封装体结构的制程的各个阶段剖面示意图。
8.图2a-图2c绘示出根据一些实施例的图1a-图1i所示制程的中间阶段的平面示意图，其中图1d-图1f分别绘示出沿图2a-图2c中a-a’线的剖面示意图。
9.图3a-图3c分别绘示出根据一些实施例的沿图2a-图2c中b-b’线的剖面示意图。
10.图3a-1绘示出根据一些实施例的沿图2a中b-b’线的剖面示意图。
11.图3a-2绘示出根据一些实施例的沿图2a中b-b’线的剖面示意图。
12.图4绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
13.图5绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
14.图6绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
15.图7绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
16.图8绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
17.图9绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
18.图10绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。
19.图11绘示出根据一些实施例的图1f中芯片封装体结构的简化立体示意图。
20.其中，附图标记说明如下：
21.100a：前表面
22.100b：后表面
23.100s：半导体基底
24.100s1：第一半导体晶粒
25.100s2：第二半导体晶粒
26.100w：半导体晶圆
27.101：导电接垫
28.102：绝缘保护层
29.103：导电柱体
30.105：电性连接器
31.107，142：凸块结构
32.110：中介基底
33.112：绝缘基体层
34.114：重布线结构
35.115：绝缘保护层/钝化护层
36.120，130，162：绝缘层
37.121，131：第一部
38.121a，131a：侧壁
39.122，132：第二部
40.122a：侧壁表面
41.140：封胶层
42.160：电路基底
43.161：金属化层
44.200，210，1000：承载基底
45.400s1，400s2，500s1，500s2，500s3，600s1，600s2，600s3，700s1，700s2，700s3，
700s4，800s1，800s2，800s3，800s4，900s1，900s2，900s3，900s4,1000s1，1000s2，1000s3，1000s4，1000s5，1000s6，1000s7，1000s8，1000s9：半导体晶粒
46.d1，d2：晶粒区
47.g1：间隙区
具体实施方式
48.以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本公开。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
49.再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等于此处是用以容易表达出本说明书中所绘示的图式中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖图式所绘示的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
50.说明中的用语“实质上”，例如“实质上平坦”或“实质上共平面”等，将为所属技术领域具有通常知识者所理解。在一些实施例中，形容词实质上可删除。在适用的情况下，用语“实质上”也可包括带有“整个”、“完全”、“所有”等的实施例。在适用的情况下，用语“实质上”也可有关于90％或更高，例如95％或更高，特别是99％或更高，包括100％。再者，用语“实质上平行”或“实质上垂直”解释为不排除与具体的排置方式有细微的偏差，例如可包括不超过10
°
的偏差。“实质上”一词不排除“完全”，例如，“实质上不含”y的组合物可能完全不含y。
51.与特定距离或尺寸相关的用语“约”应解释为不排除与特定距离或尺寸的微小偏差，并且可包括例如高达10％的偏差。与数值x有关的用语“约”可以指x
±
5或10％。。
52.以下说明本公开的一些实施例。图1a-图1i绘示出根据一些实施例的用于形成芯片封装体结构的制程的各个阶段剖面示意图。在图1a至图1i中所述的阶段之前、期间及/或之后，可以提供其他操作步骤。对于不同的实施例，所述的一些阶段可以替换或取消。额外的特征部件可以加入于半导体装置结构内。以下所述的一些特征部件可以针对不同的实施例进行替换或取消。尽管一些实施例的说明是以特定顺序进行的操作，但这些操作可以以另一种逻辑顺序进行。
53.如图1a所示，提供一半导体晶圆100w。半导体晶圆100w包括多个半导体芯片(当切割分离时也称为半导体晶粒)。为了简化图式，仅绘示出两个相邻的半导体芯片/晶粒100s1及100s2。在一些实施例中，半导体芯片/晶粒提供逻辑功能于结构中。举例来说，半导体芯片/晶粒100为系统级芯片(system-on-chip，soc)芯片(例如，中央处理单元(central processing unit，cpu)晶粒、图形处理单元(graphics processing unit，gpu)晶粒、移动
式应用晶粒、微控制单元(micro control unit，mcu)晶粒、应用处理器(application processor，ap)晶粒)或存储器晶粒(例如，高频宽存储器(high-bandwidth memory，hbm)晶粒或静态随机存取存储器(static random access memory，sram)晶粒)，然而也可以利用任何适合的半导体芯片/晶粒。
54.半导体晶圆100w可以包括一半导体基底100s。半导体基底100s可包括掺杂或未掺杂的块材硅或绝缘体上覆硅(silicon-on-insulator，soi)基底的主动层。一般来说，绝缘体上覆硅(soi)基底包括一层半导体材料，例如硅、锗、硅锗，或其组合。半导体基底100s可以包括集成电路装置(未绘示)及内连接结构(未绘示)。集成电路装置可包括主动装置(例如，晶体管)。主动装置可以用任何合适的方法形成于半导体基底100s内或其他地方。在一些实施例中，内连接结构是形成于半导体基底100s及主动装置上，并设计用来连接各种主动装置，以形成功能性电路。在一些实施例中，内连接结构是由介电层及导电材料交替形成的，并且可以通过任何合适的制程(例如，沉积、镶嵌、双镶嵌等)形成。介电层可包括低k值介电层，例如，k值低于约3.0。
55.在一些实施例中，导电接垫101形成于半导体基底100s的前表面100a(也称为主动表面)，并且通过内连接结构与集成电路装置电耦接。导电接垫101可为由金属(例如，铝、铜、镍、金及其组合)制成的接垫。导电接垫101可采用沉积制程(例如，溅镀)形成一层材料，然后通过适当的制程(例如，微影及蚀刻)对此层材料进行图案化，以形成接触垫。
56.在一些实施例中，导电柱体103(例如，铜柱体、铜合金柱体或其他合适的金属柱体)形成于导电接垫101上。导电柱体103是在导电接垫101上形成的。举例来说，导电柱体103可以通过先行放置光阻，然后将光阻图案化为导电柱体所需的图案来形成。接着利用电镀制程形成与导电接垫101相接的导电材料(例如，铜)。然而，任何合适的方法都可以采用。
57.在一些实施例中，形成一绝缘保护层102，以覆盖半导体基底100s的主动表面100a及部分的导电接垫101。绝缘保护层102的材料可以选自阻焊剂、高分子，诸如聚酰亚胺(polyimide，pi)、聚苯并恶唑(polybenzoxazole，pbo)、苯并环丁烯(benzocyclobutene，bcb)、模塑化合物或相似物。或者，绝缘保护层102的材料可以选自氧化硅、氮氧化硅、氮化硅、碳化硅、另一合适的材料或其组合。
58.在一些实施例中，导电柱体103从对应的导电接垫101延伸至绝缘保护层102的上方，如图1a所示。在其他一些实施例中，导电柱体103嵌入于绝缘保护层102内，使得导电柱体103的上表面与绝缘保护层102的上表面实质上齐平。
59.在一些实施例中，在形成导电柱体103之后，一电性连接器105(例如，微凸块)对应接合至半导体晶圆100w上各个导电柱体103。举例来说，电性连接器105可以为焊球，并使用植球头(未绘示)形成于导电柱体103上，如图1a所示。电性连接器105可由诸如锡、银、无铅锡或铜材料所制成。各个导电柱体103及上方对应的电性连接器105形成一凸块结构107，此结构在半导体晶粒100与外部电路(未绘示)之间提供电性连接。
60.根据一些实施例，在形成凸块结构107之后，进行单体化制程，以形成第一及第二半导体晶粒100s1及100s2，如图1b中所示。根据一些实施例，翻转半导体晶圆100w并通过凸块结构107贴附于承载基底1000上，如图1b所示。承载基底1000可以包括一胶带层，其作为临时载体，且容易从凸块结构107上分离。
61.之后，半导体基底100s的后表面100b(其也称为非主动表面)通过切割制程、蚀刻
制程或其组合沿着半导体基底100s的切割道(未绘示)进行切割。举例来说，半导体基底100s的后表面100b可以通过使用一或多个刀具的锯切制程来切成晶粒。在切开半导体晶圆100w(亦即，半导体基底100s)之后，形成第一及第二半导体晶粒100s1及100s2，并相互分离。
62.根据一些实施例，在形成单体化的第一及第二半导体晶粒100s1及100s2之后，提供具有中介基底110形成于其上的一承载基底200，并与半导体晶粒的内连接结构(例如，第一及第二半导体晶粒100s1及100s2)接合，如图1c所示。在一些实施例中，承载基底200包括涂布于其上的一分离层(未绘示)。承载基底200可以为玻璃承载基底、陶瓷承载基底或任何合适的承载基底，用于承载芯片封装体结构的制造方法中的半导体晶圆。分离层可以包括光热转换(light-to-heat conversion，lthc)层或粘着层(例如，紫外线固化的粘着剂或热固化的粘着层)。分离层可在光热下分解，以便在后续步骤中从上方结构(例如，中介基底110)去除承载基底200。
63.在一些实施例中。中介基底110包括重布线层(redistribution layer，rdl)结构114，此结构形成于绝缘基体层112内，并由绝缘保护层115(可称为钝化护层)所覆盖，此保护层通过分离层贴附于承载基底200上。中介基底110可作为用于布线的一扇出式的重布线层(rdl)结构。更具体地说，中介基底110的重布线结构114包括一或多个埋入一或多个介电层(其形成绝缘基体层112)内的导电层。重布线结构114可以为信号提供导电布线。再者，重布线结构114也可以提供诸如整合式电感器或电容器等结构。在一些实施例中，绝缘基体层112包括有机材料，如聚苯并恶唑(pbo)、聚酰亚胺(pi)、一或多个其他合适的高分子材料或其组合。在这些情况下，中介基底110也称为有机基底或有机中介基底。介电层可以通过旋涂制程形成，然而也可以使用任何合适的方法。在形成第一层介电层之后，可制作穿透第一层介电层的开口(未绘示)。
64.一旦已经形成及图案化第一介电层，第一层导电层(例如，铜层)形成于第一介电层上，并通过第一介电层的开口。在一些实施例中，第一层导电层是使用合适的形成制程(例如，电镀、化学气相沉积(chemical vapor deposition，cvd)或溅镀)所形成的。然而，尽管所述的材料及方法适合于形成上述导电层，然而此类材料仅为示例。任何其他合适的材料(例如，铝、钨、镍、钛、金、铂、银、另一合适的材料或其组合)以及任何其他合适的形成制程(例如化学气相沉积(cvd)或物理气相沉积(physical vapor deposition，pvd)，都可用于形成导电层。
65.一旦已经形成第一层导电层，第二层介电层及第二层导电层可以通过重复与第一层介电层及第一层导电层的形成步骤相似的步骤来形成。这些步骤可以根据需要重复，以便在导电层之间形成电性连接。在一些实施例中，导电层及介电层的沉积及图案化可以持续进行，直至重布线结构114具有所需数量的导电层，而绝缘基体层112具有所需数量的介电层。
66.绝缘保护层115可以为单层或多层结构。在一些实施例中，绝缘保护层115为单层的，并且具有露出重布线结构114的导电层的开口。接合垫(未绘示)可以形成于露出的重布线结构114上。绝缘保护层115由介电材料制成，并为后续接合制程其间产生的接合应力提供应力释放。举例来说，绝缘保护层115可由高分子材料制成，如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)、相似物或其组合。或者或另外，绝缘保护层115可以包括氧化硅、
氮氧化硅、氮化硅、碳化硅、另一合适的材料或其组合。
67.多道沉积、涂布及/或蚀刻制程可用于形成中介基底110(其包括重布线结构114、绝缘基体层112及绝缘保护层115)。在一些实施例中，在形成中介基底110的期间会进行一或多道热制程。举例来说，绝缘保护层115可以由高分子材料制成，高分子材料使用与热操作相关的制程形成。
68.在提供中介基底110之后，至少有两个半导体晶粒(例如，第一及第二半导体晶粒100s1及100s2)从承载基底1000上移出，并可使用拾取及放置工具(未绘示)放置于内连接结构110上。然后将第一及第二半导体晶粒100s1及100s2的凸块结构107组装于中介基底110上。
69.举例来说，两个同质晶粒(例如，第一及第二半导体晶粒100s1及100s2)可以通过凸块结构107分别组装于中介基底110的晶粒区d1及d2上。晶粒区d1及d2通过中介基底110的间隙区g1彼此隔开，因此相邻的第一及第二半导体晶粒100s1及100s2也通过间隙区g1彼此隔开。在一些实施例中，第一及第二半导体晶粒100s1及100s2皆为系统级芯片(soc)晶粒或皆为存储器晶粒。在放置第一及第二半导体晶粒100s1及100s2之前，选择性凸块下方金属(under bump metallization，ubm)层(未绘示)及上方的焊料凸块结构(未绘示)可对应形成于凸块结构107下方及中介基底110上方。
70.根据一些实施例，在接合中介基底110与半导体晶粒(例如，第一及第二半导体晶粒100s1及100s2)之后，形成一绝缘结构于中介基底110上，以将相邻的第一及第二半导体晶粒100s1及100s2彼此分开，并填补了中介基底110与半导体晶粒100s1之间的空间/间隙以及中介基底110与半导体晶粒100s2之间的空间/间隙。如图1d-图1e、图2a-图2b、图3a-图3b及图11所示。图2a-图2b为图1d-图1e所示制程的中间阶段的平面示意图，其中图1d-图1e分别绘示出沿图2a-图2b中a-a’线的剖面示意图。再者，图3a-图3b分别绘示出沿图2a-图2b中b-b’线的剖面示意图。另外，图11为根据一些实施例的图1f所示的芯片封装体结构的简化立体示意图。为了清楚起见，图1f中所示的一些装置或特征部件(例如，封胶层140)可未绘示于图11所示的芯片封装体结构中。
71.绝缘结构(也称为间隙填充结构)为多层结构，包括形成于中介基底110的间隙区g1上的绝缘层(或间隙填充层)120(如图1d、图2a及图3a所示)以及形成于中介基底110的间隙区g1上并位于绝缘层120之间的绝缘层130(或间隙填充层)(如图1e、图2b及图3b所示)，使那些绝缘层120彼此分离。在一些实施例中，间隙区g1包括两端，且两个绝缘层120对应相邻于间隙区g1的两端，如图2a所示。
72.如图1d及图3a所示，各个绝缘层120包括一第一部121及一第二部122(其自第一部121顺沿第一及第二半导体晶粒100s1及100s2的侧壁延伸)。绝缘层120的第一部121形成于第一及第二半导体晶粒100s1及100s2的下表面之下，并横向延伸出第一及第二半导体晶粒100s1及100s2的边缘以及中介基底100的晶粒区d1及d2的边缘。
73.如图2a所示，从上视角度来看，第一部121位于中介基底110的间隙区g1内的部分与第一部121的横向延伸部共同形成t型轮廓。如图2a、图3a及图11所示，第一部121的横向延伸部形成一岛型突出物，具有一倾斜或凹面的侧壁121a，并覆盖第一及第二半导体晶粒100s1及100s2的局部侧壁。如图2a、图3a及图11所示，绝缘层120的第二部122从第一及第二半导体晶粒100s1及100s2的下表面顺沿着第一及第二半导体晶粒100s1及100s2的侧壁形
成，并与之直接接触。在一些实施例中，绝缘层120的第二部122形成一矩形柱体，具有实质上平坦的上表面及实质上垂直的侧壁表面122a，如图3a及图11所示。在其他一些实施例中，绝缘层120的第二部122形成一柱体，具有实质上平坦的上表面及实质上倾斜的侧壁表面122a，如图3a-1所示。或者，绝缘层120的第二部122形成一柱体，具有实质上平坦的上表面及实质上凹面的侧壁表面122a，如图3a-2所示。
74.在一些实施例中，绝缘层130也包括第一部131及第二部132(其自第一部131顺沿着第一及第二半导体晶粒100s1及100s2的侧壁延伸)，如图1e及图3b所示。在一些实施例中，绝缘层130于形成绝缘层120之后接着形成的。绝缘层130的第一部131填充于第一及第二半导体晶粒100s1及100s2与中介基底110之间形成的间隙，以覆盖晶粒区d1及d2以及间隙区g1。再者，绝缘层130的第一部131横向延伸出第一及第二半导体晶粒100s1及100s2的边缘以及中介基底100的晶粒区d1及d2的边缘，以环绕(或包围)各个绝缘层120的第一部121，如图2b所示。
75.如图2b、图3b及图11所示，第一部131的横向延伸部形成一环形体，以覆盖第一及第二半导体晶粒100s1及100s2的一部份的侧壁以及各个绝缘层120的第一部121的侧壁121a。第一部131的横向延伸部具有一高度高于第一部121的横向延伸部的高度，使得第一部131的横向延伸部完全覆盖由第一部121的横向延伸部所形成的岛型突出物。相似地，第一部131的横向延伸部形成的倾斜或凹面侧壁131a覆盖各个绝缘层120的第一部121的侧壁121a。绝缘层130的第二部132从第一及第二半导体晶粒100s1及100s2的下表面顺沿着第一及第二半导体晶粒100s1及100s2的侧壁及绝缘层120的第二部122的侧壁122a(绘示于图3a、图3a-1及图3a-2)形成并与之直接接触，使得绝缘层130的第二部132位于绝缘层120的第二部122之间。如此一来，绝缘层130的第二部132具有端部。如图2b所示，绝缘层130的第二部132的各个端部直接接触对应的绝缘层120的第一部122。
76.在一些实施例中，绝缘层120由不同于绝缘层130的底胶材料的底胶材料制成。在这些情况下，绝缘层120及绝缘层130两者也称为底胶材料层。在这些情况下，底胶材料层120及130是用以保护及支撑第一及第二半导体晶粒100s1及100s2免因操作及环境而劣化，例如在操作期间产生的热量造成的应力。底胶材料可以由环氧树脂或其他保护材料制成。在一些实施例中，底胶材料层的形成是与注射制程、点胶制程、薄膜层压制程、一或多种其他适用制程或其组合有关。在一些实施例中，接着使用热固化制程来固化底胶材料。
77.在一些实施例中，底胶材料层130也作为稳定的晶粒接合粘着剂，以增强第一及第二半导体晶粒100s1及100s2与中介基底100之间的粘着性。再者，底胶材料层120也作为底胶材料层130与第一及第二半导体晶粒100s1及100s2之间，以及底胶材料层130与随后形成的封胶层之间的应力缓冲层。在一些实施例中，底胶材料层120具有与底胶材料层130不同的一些特性。更具体地说，底胶材料层120的杨氏模数、玻璃转换温度(tg)及热膨胀系数(coefficient of thermal expansion，cte)与底胶材料层130的不同。具体来说，底胶材料层120的杨氏模数及玻璃转换温度(tg)大于底胶材料层130。再者，底胶材料层120的热膨胀系数(cte)小于底胶材料层130。在一些实施例中，底胶材料层120的玻璃转换温度(tg)约在在50℃至200℃的范围内。再者，当底胶材料层120的温度低于其玻璃转化温度(tg)时，底胶材料层120的杨氏模数约在2gpa至10gpa的范围内，热膨胀系数(cte)约在10ppm/℃至50ppm/℃的范围内。另外，当底胶材料层120的温度高于其玻璃转化温度(tg)时，底胶材料
层120的杨氏模数约在0.1gpa至1.5gpa范围内，热膨胀系数(cte)约在50ppm/℃至200ppm/℃范围内。因此，底胶材料层120可以减少由于中介基底100及随后形成的封装基底之间的热膨胀系数(cte)不匹配所导致的底胶材料层130的晶粒对晶粒的应力。因此，可以防止第一及第二半导体晶粒100s1及100s2与底胶材料层130之间发生离层，并且可以减少底胶材料层130内的损坏(例如，裂缝)，进而为芯片封装体结构获得良好、长期的可靠度。
78.在一些实施例中，为了有效地减少上述晶粒对晶粒的应力，在第一及第二半导体晶粒100s1及100s2之间的底胶材料层130的面积(亦即，底胶材料层130的第二部132)大于第一及第二半导体晶粒100s1及100s2之间的底胶材料层120的面积(即，底胶材料层120的第二部122)。再者，底胶材料层120的第二部122的总体积小于底胶材料层130的第二部132的体积。在一些实施例中，底胶材料层120的第二部122与底胶材料层130的第二部132及底胶材料层120的第二部122的体积或面积比约在10％至50％的范围内。在其他一些实施例中，底胶材料层120的第二部122与底胶材料层130的第二部132及底胶材料层120的第二部122的体积或面积比在约在10％至30％的范围内。足够的体积或面积比是为了有效防止上述的离层及裂缝问题，同时避免在形成底胶材料层120之后，增加底胶材料层130的间隙填充的困难度。
79.在形成底胶材料层120及底胶材料层130之后，形成一封胶层140(也称为封装层)于中介基底110上，以覆盖第一及第二半导体晶粒100s1及100s2并包围第一及第二半导体晶粒100s1及100s2以及底胶材料层120及130，如图1f、图2c及图3c所示。根据一些实施例，图2c绘示出图1f的制程的中间阶段的平面示意图，其中图1f为沿图2c中a-a’线的剖面示意图。再者，图3c绘示出沿图2c中b-b’线的剖面示意图。如图1f所示，封胶层140环绕第一及第二半导体晶粒100s1及100s2的外侧壁，并覆盖第一及第二半导体晶粒100s1及100s2的上表面(亦即，第一及第二半导体晶粒100s1及100s2的背表面100b(或非主动表面)以及底胶材料层120及130。
80.如图2c及图3c所示，环绕第一及第二半导体晶粒100s1及100s2的外侧壁的封胶层140部分，覆盖底胶材料层130的第一部131的侧壁131a。亦即，各个底胶材料层120的第一部121及底胶材料层130的第一部131都横向延伸于封胶层140下方。覆盖侧壁131a的封胶层140部分也与位于侧壁131a上方的各个底胶材料层120的第二部122的外侧壁接触。
81.在一些实施例中，封胶层140由模塑化合物材料制成。举例来说，在中介基底110、第一及第二半导体晶粒100s1及100s2以及底胶材料层120及130上施加液态模塑化合物材料。之后，再进行一热制程，使液态模塑化合物材料硬化。在这些情况下，封胶层140称为模塑化合物层。
82.之后，根据一些实施例，移除承载基底200，并且形成凸块结构142(例如，可控塌陷芯片连接(controlled collapse chip connection，c4)凸块)于中介基底110的钝化护层115内，如图1g所示。分离承载基底200，以便将中介基底110及其上方结构与承载基底200分开。在一些实施例中，分离制程包括投射光线(例如，镭射或紫外光)于承载基底200上的分离层(例如，光热转换(lthc)层)上，使承载基底200可以很容易被移除。在一些实施例中，进一步移除或剥除分离层。
83.随后，封胶层140可贴附于一承载基底210上。相似地，承载基底210包括涂布于其上的分离层(未绘示)。承载基底210可为玻璃承载基底、陶瓷承载基底或任何合适的承载基
底。分离层可以包括光热转换(lthc)层或粘着层(例如，紫外线固化粘着剂或热固化粘着层)。
84.在移除承载基底200及附着承载基底210之后，凸块结构142形成于绝缘保护层115的开口内，开口露出了重布线结构114的接垫(未绘示)。在一些实施例中，凸块结构142的尺寸大于凸块结构107的尺寸。凸块结构142可以包括一材料，例如锡、银、无铅锡或铜。凸块结构142作为中介基底110与外部电路(未绘示)之间的电性连接。选择性凸块下方金属(ubm)层(未绘示)可以对应形成于重布线结构114的接垫与凸块结构142之间。
85.之后，根据一些实施例，移除承载基底210，以露出封胶层140的上表面，并且对露出的封胶层140的上表面进行一回蚀刻制程，如在图1h所示。更具体地说，凸块结构142贴附至一胶带层220(例如，背式研磨胶带层)。之后，根据一些实施例，回蚀刻封胶层140，以露出底胶材料层120的第二部分120、底胶材料层130的第二部分130以及第一及第二半导体晶粒100s1及100s2的上表面。举例来说，可以使用一平坦化制程来薄化封胶层140。平坦化制程可以包括磨削制程、化学机械研磨(chemical mechanical polishing，cmp)制程、蚀刻制程、另一适用的制程或其组合。如此一来，封胶层140的上表面与底胶材料层120的第二部分120、底胶材料层130的第二部分130以及第一及第二半导体晶粒100s1及100s2的上表面实质上齐平。
86.之后，根据一些实施例，将胶带层220自其上方结构移除。然后，封胶层140、底胶材料层120的第二部分120、底胶材料层130的第二部分130以及第一及第二半导体晶粒100s1及100s2的上表面贴附至一胶带层(未绘示)，例如切割胶带层。之后，通过切割制程、蚀刻制程或其组合，依序对中介基底110及封胶层140进行切割，以形成个别的芯片封装体结构。
87.根据一些实施例，在进行切割制程及去除切割胶带层之后，中介基底110接合至一电路基底160，如图1h所示。更具体地说，中介基底110通过凸块结构142而组装或贴附至电路基底160(其也称为封装基底)。在一些实施例中，电路基底160包括金属化层161，介层连接窗(未绘示)，及接触接垫(未绘示)。接触接垫可以分布于电路基底160的两相对侧上并且露出，以便与随后形成的元件/特征部件电性连接。在一些实施例中，金属化层161及介层连接窗埋入电路基底160内，并共同为电路基底160提供布线功能。
88.之后，形成一绝缘层162，以填充电路基底300及中介基底110之间的空间/间隙。绝缘层162可由底胶材料制成，因此绝缘层162可称为底胶材料层。在一些实施例中，底胶材料层162填满了两相邻凸块结构142之间的空间，并覆盖了凸块结构142。在一些实施例中，底胶材料层162覆盖中介基底110的侧壁及下表面并与之接触。在其他一些实施例中，底胶材料层162进一步环绕封胶层140的局部侧壁。
89.可以对本公开的实施例进行诸多变化及/或修改。举例来说，图1i所示的芯片封装体结构包括两个同质晶粒，然而本公开的实施例并未局限于此。图4绘示出根据一些实施例的芯片封装体结构中半导体晶粒排置的平面示意图。图4所示的芯片封装体结构与图1i所示的芯片封装体结构相似。为了清楚及便于说明，电路基底160及底胶材料层162并未绘示于图4中。在一些实施例中，图1a至图1i所示的芯片封装体结构的材料、形成方法及/或优点也可应用于图4所示的实施例中，因此不再赘述。
90.不同于图1i所示的芯片封装体结构，图4所示的芯片封装体结构包括两个异质半导体晶粒(例如，半导体晶粒400s1及400s2)。更具体地说，半导体晶粒400s1为系统级芯片
(soc)晶粒，而半导体晶粒400s2则为存储器晶粒(例如，高频宽存储器(hbm))晶粒。或者，半导体晶粒400s2为系统级芯片(soc)芯片，而半导体晶粒400s1为存储器晶粒(例如，高频宽存储器(hbm)晶粒)。相似于图1i所示的芯片封装体结构，从上视角度来看，底胶材料层130的第二部132具有一个i型轮廓。
91.可以对本公开的实施例进行诸多变化及/或修改。举例来说，图1i或图4所示的芯片封装体结构包括两个同质或异质的半导体晶粒(例如，图1i所示的第一及第二半导体晶粒100s1及100s2或图4所示的半导体晶粒400s1及400s2)并排排列，然而本公开的实施例并未局限于此。图5至图10绘示出根据一些实施例的单一芯片封装体结构中具有两个以上的同质或异质半导体晶粒的各种排置平面示意图。为了清楚及便于说明，电路基底160及底胶材料层162并未绘示于图5至图10中。在一些实施例中，图1a至图1i所示的芯片封装体结构的材料、形成方法及/或优点也可应用于第5至10图所示的实施例，因此不再赘述。
92.根据一些实施例，芯片封装体结构包括三个同质或异质的半导体晶粒(例如，半导体晶粒500s1至500s3)排列成一排且彼此相邻，如图5所示。更具体地说，半导体晶粒500s1至500s3中的至少一者为系统级芯片(soc)晶粒，而半导体晶粒500s1至500s3中的至少一者为存储器芯片(例如，高频宽存储器(hbm)晶粒)。不同于图1i或图4所示的芯片封装体结构，从上视角度来看，底胶材料层130的第二部132具有ii型轮廓。
93.相似于图5所示的芯片封装体结构，根据一些实施例，图6所示的芯片封装体结构也包括三个同质或异质的半导体晶粒(例如，半导体晶粒600s1至600s3)。然而，不同于图5所示的芯片封装体结构，根据一些实施例，半导体晶粒600s1至600s3中的至少一者的尺寸与其他的不同。举例来说，半导体晶粒600s1的尺寸可以大于半导体晶粒600s2及600s3的尺寸。在一些实施例中，从上视角度来看，半导体晶粒600s1至600s3具有一排置使底胶材料层130的第二部132具有t型轮廓。
94.根据一些实施例，芯片封装体结构包括四个同质或异质的半导体晶粒(例如，半导体晶粒700s1至700s4)，如图7所示。相似于图6所示的芯片封装体结构，根据一些实施例，半导体晶粒700s1至700s4中的至少一者具有与其他不同的尺寸。举例来说，半导体晶粒700s1及700s2可以具有相同的尺寸，而半导体晶粒700s3及700s4也可以具有相同的尺寸。然而，半导体晶粒700s1及700s2的尺寸可能大于半导体晶粒700s3及700s4的尺寸。再者，在一些实施例中，从上视角度来看，半导体晶粒700s1至700s4具有一排置使底胶材料层130的第二部132具有h型轮廓。
95.相似于图7所示的芯片封装体结构，根据一些实施例，图8所示的芯片封装体结构也包括四个同质或异质的半导体晶粒(例如，半导体晶粒800s1至800s4)。另外，相似于图7所示的芯片封装体结构，根据一些实施例，半导体晶粒800s1至800s4中的至少一者具有与其他不同的尺寸，如图8所示。举例来说，半导体晶粒800s1及800s2可以具有相同的尺寸，而半导体晶粒800s3及800s4也可以具有相同的尺寸。然而，半导体晶粒800s1及800s2的尺寸可能大于半导体晶粒800s3及800s4的尺寸。然而，不同于图7所示的芯片封装体结构，从上视角度来看，半导体晶粒800s1至800s4具有一排置使底胶材料层130的第二部132具有“+”型轮廓。
96.相似于图7或图8所示的芯片封装体结构，根据一些实施例，图9所示的芯片封装体结构也包括四个同质或异质的半导体晶粒(例如，半导体晶粒900s1至900s4)。另外，相似于
图7或图8所示的芯片封装体结构，根据一些实施例，半导体晶粒900s1至900s4中的至少一者具有与其他不同的尺寸，如图9所示。举例来说，半导体晶粒900s1的尺寸可以大于半导体晶粒900s2及900s3的尺寸。半导体晶粒900s2及900s3的尺寸可能大于半导体晶粒900s4的尺寸。然而，不同于图7或图8所示的芯片封装体结构，从上视角度来看，半导体晶粒900s1至900s4具有一排置使底胶材料层130的第二部132具有π型轮廓。
97.根据一些实施例，芯片封装体结构包括排列成阵列的九个同质或异质的半导体晶粒(例如，半导体晶粒1000s1至1000s9)，如图10所示。在一些实施例中，半导体晶粒1000s1至1000s9中的至少一者具有与其他不同的尺寸。举例来说，半导体晶粒1000s1至1000s3及半导体晶粒1000s7至1000s9可能具有相同的尺寸，而半导体晶粒1000s4至1000s6也可能具有相同的尺寸。然而，半导体晶粒1000s1至1000s3及1000s7至1000s9的尺寸可能大于半导体晶粒1000s4至1000s6的尺寸。再者，在一些实施例中，从上视角度来看，底胶材料层130的第二部132具有“#”型的轮廓。
98.本公开的实施例提供芯片封装体结构及其形成方法。芯片封装体结构包括第一半导体晶粒及相邻的第二半导体晶粒，分别排置于中介基底的第一晶粒区及第二晶粒区上。在第一半导体晶粒及第二半导体晶粒之间的空隙内，至少形成了两个具有不同杨氏模数的间隙填充层。杨氏模数较高的间隙填充层可以保护杨氏模数较低的间隙填充层，避免因中介基底与随后形成的封装基底之间的热膨胀系数(cte)不匹配而受到损害。因此，可以防止或缓解发生于第一及第二半导体晶粒与杨氏模数较低的间隙填充层之间的离层及/或发生于杨氏模数较低的间隙填充层内的裂缝，进而获得良好的、长期的芯片封装体结构的可靠度。
99.根据一些实施例，提供一种芯片封装体结构。芯片封装体结构包括一中介基底，包括一第一晶粒区及一第二晶粒区，借由一间隙区隔开。芯片封装体结构也包括一第一半导体晶粒及一第二半导体晶粒，分别设置于第一晶粒区及第二晶粒区上。芯片封装体结构也包括一第一间隙填充层及一第二间隙填充层，形成于间隙区上，且彼此隔开。另外，芯片封装体结构也包括一第三间隙填充层，形成于间隙区上，且位于第一间隙填充层与第二间隙填充层之间。第三间隙填充层的杨氏模数小于第一间隙填充层的杨氏模数及第二间隙填充层的杨氏模数。
100.根据一些实施例，提供一种芯片封装体结构。芯片封装体结构包括一有机中介基底及排置于有机中介基底上的多个半导体晶粒。芯片封装体结构也包括一封胶层，形成于有机中介基底上，并环绕半导体晶粒。芯片封装体结构更包括一绝缘结构，形成于有机中介基底上，使相邻的半导体晶粒彼此隔开。绝缘结构包括具有多个端部的一第一绝缘层以及分别与第一绝缘层的端部直接接触的多个第二绝缘层，第二绝缘层由封胶层所包围。另外，芯片封装体结构也包括一封装基底，与有机中介底层接合。芯片封装体结构也包括一第三绝缘层，形成于封装基底与有机中介基底之间，并环绕有机中介基底。
101.根据一些实施例，提供一种芯片封装体结构的形成方法。上述方法包括组装多个半导体晶粒于一中介基底的多个晶粒区上。相邻的晶粒区通过中介基底的一间隙区而彼此隔开，且间隙区具有多个端部。上述方法也包括形成多个第一底胶材料层于中介基底上，并相邻于间隙区的端部。上述方法也包括形成一第二底胶材料层于中介基底上，并对应于间隙区。第二底胶材料层与各个第一底胶材料层直接接触。第二底胶材料层的杨氏模数小于
第一底胶材料层的杨氏模数。另外，上述方法也包括形成一封胶层于中介基底上，以环绕半导体晶粒、第一底胶材料层及第二底胶材料层。
102.以上概略说明了本公开数个实施例的特征部件，使所属技术领域中具有通常知识者对于本公开的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代与润饰。