集成电路装置的制作方法

1.本发明实施例涉及集成电路装置及其制造方法，尤其涉及具有衬层的集成电路装置及其制造方法。


背景技术：

2.半导体集成电路产业历经指数性的成长。集成电路材料与设计的科技进展产生了各个世代的集成电路，其中各世代相较于先前世代具有较小且较为复杂的电路。集成电路演进期间，功能密度(也就是说，单位芯片面积的内连线装置数目)通常会增加而几何尺寸(也就是说，可利用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会提高生产效率以及降低相关成本而提供助益。这样的微缩化也会增加加工与制造集成电路的复杂度。


技术实现要素：

3.本发明实施例提供一种集成电路装置。集成电路装置包括基板、第一纳米结构通道、第二纳米结构通道、内间隔物、栅极结构以及衬层。第一纳米结构通道位于基板之上。第二纳米结构通道位于第一纳米结构通道与基板之间。内间隔物位于第一纳米结构通道与第二纳米结构通道之间。栅极结构抵接第一纳米结构通道、第二纳米结构通道与内间隔物。衬层位于内间隔物与栅极结构之间。
4.本发明实施例亦提供一种集成电路装置。集成电路装置包括基板、半导体纳米片、第一内间隔物、第二内间隔物、第一衬层以及第二衬层。半导体纳米片位于基板之上。第一内间隔物位于半导体纳米片之上。第二内间隔物位于半导体纳米片之下。第一衬层位于半导体纳米片与第一内间隔物之间。第二衬层位于半导体纳米片与第二内间隔物之间。
5.本发明实施例亦提供一种集成电路装置的制造方法。集成电路装置的制造方法包括：于基板之上形成交替的第一纳米片与第二纳米片的垂直堆叠；移除第二纳米片的端部以形成凹口；于凹口中形成衬层；以及于凹口中各形成内间隔物。内间隔物于三侧接触衬层。
附图说明
6.以下实施方式与所附附图一并阅读较容易理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本发明实施例的特征。
7.图1a-图1f是根据本公开实施例制造的集成电路装置的一部分的俯视示意图与剖面侧视示意图。
8.图2a-图2b、图3a-图3b、图4a-图4c、图5a-图5c、图6a-图6n、图7a-图7m与图8是根据本公开各种方式的集成电路装置在各个制造阶段的各种实施例示意图。
9.图9是根据本公开各种方式示出半导体装置的制造方法的流程图。
10.附图标记如下：
11.100c,100d,100e,100f:部分
12.110:基板
13.118:硅化物层
14.120:源极/漏极接触件
15.130:层间电介质
16.131:蚀刻停止层、接触蚀刻停止层
17.1000:方法
18.1100,1200,1300,1400,1500a,1500b,1600,1700,1800:步骤
19.20:全绕式栅极装置
20.200:栅极结构、取代栅极
21.204:导电层
22.21,21a,21b,21c:第一半导体层
23.210:界面层、第一界面层
24.22,24:纳米结构
25.22a,22b,22c:通道、半导体通道、纳米片、纳米结构
26.225:缺口
27.23,23a,23b,23c,25:第二半导体层
28.240:第二界面层
29.25:多层堆叠
30.290:金属填充层
31.295:盖层
32.32:鳍片、鳍片结构
33.36:隔离结构、隔离区
34.41:栅极间隔物
35.41a:第一间隔物层
36.41b:第二间隔物层
37.43:栅极介电层
38.45:虚置栅极层
39.47:掩模层
40.47a:第一掩模层
41.47b:第二掩模层
42.49:间隔物层
43.510:接缝
44.550:开口
45.600:栅极介电层
46.64:凹口
47.650,652,750,751,752:区域
48.651:部分
49.700:第二功函数层
50.74:内间隔物
51.78:衬层、保护衬层
52.78hl:下水平部
53.78hu:上水平部
54.78v:垂直部
55.82:源极/漏极区、源极/漏极部件
56.82a:基座区
57.82b:上区
58.900:功函数调谐层、功函数金属层
59.b-b’,c-c’:参考剖面
60.cd1:距离
61.d
225
:深度
62.g-g:剖面
63.l
22bl
,l
22bu
,lvl
zh
,lvl
zl
:水平
64.t
78
,t
210
:厚度
65.t
x
,t
zu
,t
zl
:间隙
具体实施方式
66.以下公开提供了许多的实施例或范例，用于实施所提供的不同部件。各部件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成在第一和第二部件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复元件符号以及/或字母。这样的重复是出于简易与清楚起见，而其本身并不是用以表示所讨论的各种实施例及/或配置之间的关系。
67.再者，本文可能使用空间相对用词，例如“在
……
下方”、“在
……
之下”、“下方的”、“在
……
之上”、“上方的”等类似用词，是为了便于描述附图中一个(些)元件或部件与另一个(些)元件或部件之间的关系。空间相对用词意欲涵盖使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
68.表示相对程度的用语，例如“约(about)”或“实质上(substantially)”等应被解读为本发明所属技术领域中技术人员根据当前的技术规范所能理解的。一般而言，“实质上”一词指的是比“约”一词更为严格的容许度。例如，“约100单位”的厚度将包括范围比“实质上为100单位”的厚度更大的数值，例如70单位至130单位(+/-30％)，而“实质上为100单位”的厚度将包括较小范围的数值，例如95单位至105单位(+/-5％)。再者，除了作为相对用词的“约”用于相似内文时并不如“实质上”严格之外，这样的容许度(+/-30％或+/-5％等)可取决于工艺及/或设备，且不应被解读为比本发明所属技术领域中技术人员对所讨论技术认知到的正常限制具有更多或更少的限制。
69.本公开大体上是关于半导体装置，特别是关于如平面式场效晶体管(field-effect transistor,fet)的场效晶体管、三维鳍线场效晶体管(fin-line fet,finfet)或全绕式栅极(gate all around,gaa)装置。在先进技术节点中，尺寸微缩化会导致难以形成连接至半导体装置部件的隔离接触件。在许多纳米片工艺中，形成内间隔物或后续工艺时不合意的杂质可能会驱入硅纳米片与sige之间的界面并聚集于此。例如，磷杂质可能会存在于内间隔物，或可能在外延形成源极/漏极区时导入磷杂质。在热工艺中，可能从内间隔物驱入磷杂质，或磷杂质可能会驱入穿过内间隔物，热工艺如形成源极/漏极区时使用的外延或退火工艺。
70.本公开的实施例包括硅衬层，在源极/漏极区的sige凹蚀之后可选择性成长于硅纳米片与sige的表面上。硅纳米片端部的高度可视需要地在每侧被凹蚀。形成金属栅极之后，硅衬层位于高介电常数介电层及/或界面层与内间隔物之间。硅衬层比内间隔物的介电材料更能阻挡杂质。如此一来，硅衬层可防止在硅纳米片与sige的界面驱入不合意的杂质及其聚集，从而改善n型金属氧化物半导体装置的迁移率。
71.可利用任何合适的方法图案化全绕式栅极(gate all around,gaa)晶体管结构。例如，可使用一或多道光刻工艺来图案化结构，光刻工艺包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后移除牺牲层，然后可以使用剩余的间隔物图案化全绕式栅极结构。
72.图1a-图1f示出全绕式栅极装置20的一部分的剖面侧视示意图。图1a是根据各种实施例全绕式栅极装置20的一部分的侧视示意图。图1b是根据各种其他实施例全绕式栅极装置20的一部分的侧视示意图。图1c是图1a的全绕式栅极装置20的部分100c的细节示意图。图1d是图1b的全绕式栅极装置20的部分100d的细节示意图。图1e是图1a的全绕式栅极装置20的部分100e的另一细节示意图。图1f是图1b的全绕式栅极装置20的部分100f的另一细节示意图。
73.参照图1a与图1b，在一些实施例中，全绕式栅极装置20可以是或可包括n型场效晶体管或p型场效晶体管。全绕式栅极装置20形成于基板110之上及/或形成于基板110中，且一般包括横跨及/或包绕半导体通道22a-22c的栅极结构200，半导体通道22a-22c交替称为“纳米结构”，且位于半导体鳍片32之上。半导体鳍片32从隔离结构36(参照图3a及图3b)突出，且隔离结构36隔离半导体鳍片32。栅极结构200控制通过通道22a-22c的电流。
74.全绕式栅极装置20示出为包含三个通道22a-22c，其与源极/漏极部件82横向抵接且被栅极结构200覆盖与围绕。一般而言，通道22的数量为两个或两个以上，例如三个(图1a及图1b)或四个或四个以上。根据在栅极结构200与在源极/漏极部件82所施加的电压，栅极结构200控制通过通道22a-22c至源极/漏极部件82的电流以及从源极/漏极部件82而来的电流。
75.在一些实施例中，鳍片结构32包括硅。在一些实施例中，全绕式栅极装置20为n型场效晶体管，且其源极/漏极部件82包括磷化硅(sip)。在一些实施例中，全绕式栅极装置20为p型场效晶体管，且其源极/漏极部件82包括硅锗(sige)。一般而言，源极/漏极部件82可包括合适的半导体材料及合适的掺质的任何组合。
76.通道22a-22c各包括半导体材料，例如硅或硅化合物，例如硅锗等。通道22a-22c为纳米结构(例如，具有介于几个纳米范围的尺寸)，且也可各具有延长的形状且在x方向上延伸。在一些实施例中，通道22a-22c各具有纳米线(nanowire,nw)形状、纳米片(nanosheet,ns)形状、纳米管(nanotube,nt)形状或其他合适的纳米尺度形状。通道22a-22c的剖面轮廓可以是长方形、圆形(round、circle)、正方形、椭圆形、六角形或前述的组合。
77.在一些实施例中，通道22a-22c的长度(例如，在x方向上测量)可彼此不同，例如因为鳍片蚀刻工艺时产生斜切(tapering)(参照图3a及图3b)。在一些实施例中，通道22a的长度可小于通道22b的长度，通道22b的长度可小于通道22c的长度。通道22a-22c可各不具有一致的厚度(例如，沿着x轴方向)，例如是因为扩展通道22a-22c之间的间距(例如，在z方向上测量)以增加栅极结构工艺宽裕度而采用的通道修整工艺。例如，每个通道22a-22c的中间部分可比每个通道22a-22c的两端更薄。这样的形状可共同称为“狗骨头形”。
78.在一些实施例中，通道22a-22c之间的间距(例如，通道22b与通道22a或通道22c之间)介于约8nm至约12nm之间。在一些实施例中，每个通道22a-22c的厚度(例如，在z方向上测量)介于约5nm至约8nm之间。在一些实施例中，每个通道22a-22c的宽度(例如，在未示出于图1c中的y方向测量，其与x-z平面垂直)至少约为8nm。
79.栅极结构200分别设置于通道22a-22c之上与通道22a-22c之间。在一些实施例中，栅极结构200分别设置于通道22a-22c之上与通道22a-22c之间，其中对于n型装置通道22a-22c为硅通道，或对于p型装置通道224-22c为硅锗通道。在一些实施例中，栅极结构200包括界面层(interfacial layer,il)210、一或多层栅极介电层600、一或多层功函数调谐层900及金属填充层290。
80.界面层210可以是通道22a-22c材料的氧化物，且形成于通道22a-22c的露出区域上以及鳍片32的顶表面上。界面层210促进栅极介电层600附着于通道22a-22c。在一些实施例中，界面层210具有约至约之间的厚度。在一些实施例中，界面层210具有约为的厚度。厚度过薄的界面层210可能会出现孔隙或展现出不足的附着特性。厚度过厚的界面层210消耗栅极填充的宽裕度，这与前文所述临界电压调谐与阻值相关。在一些实施例中，界面层210以偶极掺杂，例如镧，以调谐临界电压。如图1c及图1d所示，界面层210包括形成于衬层78的侧壁上的垂直部。衬层78将参照图6e、图6f、图7e与图7f进一步详细描述。
81.在一些实施例中，栅极介电层600包括至少一种高介电常数栅极介电材料，高介电常数栅极介电材料可指的是具有比氧化硅的介电常数(约为3.9)更高的介电常数的介电材料。例示性高介电常数介电材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、ta2o5、或前述的组合。在一些实施例中，栅极介电层600具有约至约之间的厚度。
82.在一些实施例中，栅极介电层600可包括掺质，例如以可达到临界电压调谐的浓度，从la2o3、mgo、y2o3、tio2、al2o3或nb2o5等驱入至高介电常数栅极电介质的金属离子，或是从b2o3驱入的硼离子。作为一范例，对于n型晶体管装置而言，较高浓度的镧离子相对于较低浓度镧离子或没有镧离子的膜层减少了临界电压，而对于p型晶体管装置而言，反之亦然。在一些实施例中，某些晶体管装置(例如，输入/输出晶体管)的栅极介电层没有存在于某些其他晶体管装置(例如，n型核心逻辑晶体管或p型输入/输出晶体管)中的掺质。例如，在n型输入/输出晶体管中，相对高的临界电压是合意的，使得对于输入/输出晶体管的高介电常数介电层而言较佳不含有在其他地方可能会减少临界电压的镧离子。
83.在一些实施例中，栅极结构200还包括一或多层功函数金属层，共同以功函数金属层900表示。当作为n型场效晶体管时，全绕式栅极装置20的功函数金属层900可至少包括n型功函数金属层、原位盖层与氧阻挡层。在一些实施例中，n型功函数金属层为n型金属材料或包括n型金属材料，例如tialc、tial、taalc或taal等。原位盖层形成于n型功函数金属层上，且可包括tin、tisin、tan或另一合适的材料。氧阻挡层形成于原位盖层上，以防止氧扩散至n型功函数金属层中，可能会造成临界电压不合意的偏移。氧阻挡层可由可阻止氧穿过n型功函数金属层的介电材料所形成，且氧阻挡层可保护n型功函数金属层不被进一步氧化。氧阻挡层可包括硅、锗、sige或另一合适材料的氧化物。在一些实施例中，功函数金属层900包括比前文所述更多层或更少层。
84.功函数金属层900可还包括一或多层阻挡层，阻挡层包括金属氮化物如tin、wn、mon或tan等。一或多层阻挡层可各具有介于约至约之间的厚度。包括一或多层阻挡层提供额外的临界电压调谐弹性。一般而言，额外的阻挡层各增加临界电压。如此一来，对于n型场效晶体管而言，较高临界电压的装置(例如，输入/输出晶体管装置)可具有至少一层额外的阻挡层或多于两层以上额外的阻挡层，而较低临界电压的装置(例如，核心逻辑晶体管装置)可具有较少或没有额外的阻挡层。对于p型场效晶体管而言，较高临界电压的装置(例如，输入/输出晶体管装置)可具有较少或没有额外的阻挡层，而较低临界电压的装置(例如，核心逻辑晶体管装置)可具有至少一层额外的阻挡层或多于两层以上额外的阻挡层。在接下来的讨论中，临界电压是以量值进行描述。作为一范例，n型场效晶体管输入/输出晶体管与p型场效晶体管输入/输出晶体管以量值而言具有相似的临界电压，但是是相反的极性，例如对于n型场效晶体管输入/输出晶体管是+1volt且对于p型场效晶体管输入/输出晶体管是-1volt。如此一来，因为每层额外的阻挡层增加了临界电压的绝对值(例如，+0.1volt/层)，这样的增加为n型场效晶体管提升临界电压(量值)且为p型场效晶体管减少临界电压(量值)。
85.栅极结构200也包括金属填充层290。金属填充层290可包括导电材料如钨、钴、钌、铱、钼、铜、铝或前述的组合。在通道22a-22c之间，金属填充层290周围被一或多层功函数金属层900围绕(在剖面图中)，接着一或多层功函数金属层900周围被栅极介电层600围绕，而栅极介电层600被界面层210围绕。栅极结构200也可包括胶层，胶层形成于一或多层功函数金属层900与金属填充层290之间以增加粘附力。为了简易起见，图1a-图1f中并未特别示出胶层。在一些实施例中，导电层204形成于栅极结构200之上且接触金属填充层290、一或多层功函数金属层900与栅极介电层600。在一些实施例中，导电层204之上存在有盖层295。
86.全绕式栅极装置20也包括设置于栅极介电层600的侧壁上的栅极间隔物41、通道22a之上的界面层210以及被通道22a-22c之间的衬层78与界面层210的侧壁隔离的内间隔物74。内间隔物74也设置于通道22a-22c之间。栅极间隔物41与内间隔物74可包括介电材料，例如低介电常数材料如siocn、sion、sin或sioc。如图1a及图1b所示，在一些实施例中，存在一或多层额外的间隔物层49抵接栅极间隔物41。
87.全绕式栅极装置20可还包括源极/漏极接触件120(如图1a及图1b所示；共同称为“源极/漏极接触件120”)，源极/漏极接触件120形成于源极/漏极部件82上方。源极/漏极接触件120可包括导电材料如钨、钌、钴、铜、钛、氮化钛、钽、氮化钽、铱、钼、镍、铝或前述的组合。源极/漏极接触件120可被如sin或tin的阻挡层(未示出)围绕，其可防止或减少材料从
源极/漏极接触件120扩散以及材料扩散至源极/漏极接触件120之中。硅化物层118也可形成于源极/漏极部件82与源极/漏极接触件120之间，以减少源极/漏极接触阻值。硅化物层118可包括镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属或前述的合金。在一些实施例中，硅化物层118的厚度(在z方向上)介于约0.5nm至约5nm之间。在一些实施例中，源极/漏极接触件120的高度可介于约1nm至约50nm之间。
88.在一些实施例中，全绕式栅极装置20还包括层间电介质(interlayer dielectric,ild)130(参照图6l及图7l)。层间电介质130提供全绕式栅极装置20前文讨论的各种组件之间的电性隔离，例如栅极结构200之间以及栅极结构200与源极/漏极接触件120之间。可在形成层间电介质130之前形成蚀刻停止层131，且蚀刻停止层131可横向位于层间电介质130与栅极间隔物41之间，且垂直位于层间电介质130与源极/漏极部件82之间。在一些实施例中，蚀刻停止层131为或包括sin、sicn、sic、sioc、siocn、hfo2、zro2、zralo
x
、hfalo
x
、hfsio
x
、al2o3或其他合适的材料。在一些实施例中，蚀刻停止层131的厚度介于约1nm至约5nm之间。在不存在层间电介质130的一些实施例中(例如，在形成源极/漏极接触件120之前移除层间电介质130)，蚀刻停止层131接触源极/漏极接触件120。例如，在形成源极/漏极接触件120之前，可于x方向上修整蚀刻停止层131以改善源极/漏极接触件120的填充品质。
89.图1c及图1d分别为图1a及图1b所示的部分100c与100d的细节示意图。本公开实施例描述了衬层78，在形成内间隔物74或后续工艺时，衬层78可防止在纳米片22a-22c与纳米结构24的界面驱入及聚集不合意的杂质(参照图6e、图6f、图7e及图7f)。在一些实施例中，衬层78为或包括与纳米片通道22a-22c实质上相同的材料。在一些实施例中，衬层78与纳米片通道22a-22c为硅。在一些实施例中，衬层78具有介于约0.5nm至约2nm之间的厚度。低于约0.5nm时，衬层78无法充分防止杂质驱入及/或聚集。高于约2nm时，衬层78可能会对内间隔物74造成负面影响，及/或可能会在相邻的通道22a-22c之间(例如，如图1c及图1d所示，在通道22b与通道22c之间)产生不合意的电流通道。
90.许多集成电路包括n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管。在一些实施例中，n型金属氧化物半导体晶体管具有衬层78以增加n型金属氧化物半导体晶体管的迁移率，且较不需要担心杂质驱入的p型金属氧化物半导体晶体管不具有衬层78。如此一来，装置可包括内间隔物74接触栅极结构200的p型金属氧化物半导体晶体管，以及衬层78隔离内间隔物78与栅极结构200的n型金属氧化物半导体晶体管。在一些实施例中，例如为了简化工艺，衬层78可形成于n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管上。
91.图1c中，通道22b、22c的外部比通道22b、22c的内部更薄。图1d中，通道22b、22c的外部与通道22b、22c的内部具有实质上相同的厚度。如所述，内部可以是通道22b、22c接触栅极结构200的部分。在x轴方向上，内部可具有与界面层210实质上相同的宽度。外部可对应至其中形成有衬层78与内间隔物74的凹口64(参照图6c及图7c)。如图1c及图1d所示，衬层78包括在栅极结构200与内间隔物74之间沿着z轴方向延伸的垂直部78v。衬层78包括接触通道22b、22c外部的下表面的上水平部78hu。衬层78包括接触通道22b、22c上表面的下水平部78hl。上水平部78hu与下水平部78hl沿着x轴方向延伸，x轴方向实质上垂直于z轴方向。在一些实施例中，凹口64可具有弯曲的(例如，凹面)形状。一般而言，衬层78与其中形成
有衬层78的凹口64具有相似的形状。如此一来，在一些实施例中，衬层78可具有弯曲的形状。
92.图1e与图1f示出衬层78与通道22b、22c的水平、间隙及/或厚度的细节。图1e与图1f中以虚线示出衬层78。在一些实施例中，衬层78由与通道22a-22c实质上相同的材料外延成长而成，且通道22a-22c与衬层78之间不具有可见界面。在一些实施例中，通道22a-22c与衬层78之间具有可见界面。
93.图1e中，对应至沿着z轴方向通道22a-22c的外部比内部更薄的实施例，衬层78在内间隔物74与栅极结构200之间具有间隙t
x
。在一些实施例中，如图所示，在x轴方向上，间隙t
x
实质上等于衬层78的厚度。间隙t
x
可介于约1nm至约2nm之间。形成衬层78与内间隔物74之前薄化通道22a-22c减少其中形成有内间隔物74的凹口64的深宽比，进而改善内间隔物74在凹口64中的填充效果。如图1e所示，内间隔物74的上表面及下表面分别与邻近于内间隔物74且和内间隔物74分隔的栅极结构200的上表面及下表面实质上位于相同水平lvl
zh
、lvl
zl
。在一些实施例中，内间隔物74的上表面可位于比栅极结构200的上表面稍高的水平。例如，衬层78的厚度可稍微小于凹口64延伸到通道22b的外部中的量，使得填充凹口64之后内间隔物74的上表面可位于比如图1e所示的水平lvl
zh
稍高的水平。在一些实施例中，内间隔物74的上表面可位于比栅极结构200的上表面稍低的水平。例如，衬层78的厚度可稍微大于凹口64延伸至通道22b的外部中的量，使得填充凹口64之后内间隔物74的上表面可位于比如图1e所示的水平lvl
zh
稍低的水平。
94.图1f中，对应至沿着z轴方向未修整通道22a-22c的外部且外部与内部实质上共平面的实施例，衬层78同样地在内间隔物74与栅极结构200之间产生出间隙t
x
。如图1f所示，内间隔物74的上表面与下表面沿着z轴方向可实质上分别以间隙t
zu
、t
zl
与栅极结构200的上表面与下表面偏置。间隙t
zu
、t
zl
可实质上等于衬层78的厚度。如图1f所示，实质上与间隙t
zu
、t
zl
相同的衬层78厚度可大于界面层210的厚度t
210
。在一些实施例中，衬层78的厚度比界面层210与栅极介电层600的结合厚度更薄。衬层78比栅极介电层600更薄。在一些实施例中，衬层78可具有与栅极介电层600实质上相同的厚度，或比栅极介电层600更厚。
95.与全绕式栅极装置制造相关的额外细节公开于美国专利号10,164,012，其标题为“半导体装置及其制造方法”且于2018年12月25日公告，以及美国专利号10,361,278，其标题为“半导体装置的制造方法及半导体装置”且于2019年7月23日公告，其个别整体内容通过引用方式并入本文。
96.图9根据本公开的一或多个方式示出从工件形成集成电路装置或其一部分的方法1000的流程图。方法1000仅是一个范例，并非意图将本公开局限于在方法1000中明确说明的内容。可以在方法1000之前、期间和之后提供额外步骤，且方法的额外实施例中可替换、剔除或移动所述的一些步骤。为了简易起见，本文并未详细描述所有步骤。根据方法1000的实施例，方法1000在下文结合如图2a-图2b、图3a-图3b、图4a-图4c、图5a-图5c、图6a-图6n、图7a-图7m与图8的工件在制造的不同阶段的局部透视图及/或剖面图进行描述。为避免疑义，在所有附图中，x方向垂直于y方向且z方向垂直于x方向和y方向两者。值得注意的是，因为工件可被制造成半导体装置，可根据上下文的需要而称为半导体装置。
97.图2a-图2b、图3a-图3b、图4a-图4c、图5a-图5c、图6a-图6n、图7a-图7m与图8是根据一些实施例在制造如纳米片场效晶体管的场效晶体管的中间阶段的透视图与剖面图。图
2a、图3a、图4a、图5a、图6a与图7a示出透视图。图2b、图3b、图4b、图5b、图6b与图7b示出沿着图2a、图3a与图4a中所示的参考剖面b-b’(栅极切割)所提取的剖面图。图4c、图5c、图6c与图7c示出沿着图4a中所示的参考剖面c-c’(通道/鳍片切割)所提取的侧视图。图6c-图6m与图7c-图7m更示出沿着参考剖面c-c’所提取的侧视图。
98.图2a与图2b中，提供基板110。基板110可以是半导体基板，例如块状半导体等，可以是掺杂的(例如，用p型或n型掺质)或未掺杂的。基板110的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或前述的组合。可使用其他基板，例如单层、多层或梯度基板。
99.进一步在图2a与图2b中，多层堆叠25或“晶格”形成于基板110之上，且由第一半导体层21a-21c(共同称为第一半导体层21)和第二半导体层23a-23c(共同称为第二半导体层23)的交替层所形成。在一些实施例中，第一半导体层21可由适用于n型纳米场效晶体管的第一半导体材料形成，例如硅、碳化硅等，且第二半导体层23可由适用于p型纳米场效晶体管的材料的第二半导体形成，如硅锗等。可使用如化学气相沉积(chemical vapor deposition,cvd)、原子层沉积(atomic layer deposition,ald)、气相外延(vapor phase epitaxy,vpe)、分子束外延(molecular beam epitaxy,mbe)等工艺外延成长多层堆叠的各层。
100.第一半导体层21和第二半导体层23各示出具有三层。在一些实施例中，多层堆叠25可包括一或两层的第一半导体层21和第二半导体层23，或者是可包括四层或四层以上的第一半导体层21和第二半导体层23。虽然多层堆叠25被示出为包括第二半导体层23c作为最底层，但在一些实施例中，多层堆叠25的最底层可以是第一半导体层21。
101.由于第一半导体材料和第二半导体材料之间具有高蚀刻选择性，可在不显着移除第一半导体材料的第一半导体层21的情况下移除第二半导体材料的第二半导体层23，进而使第一半导体材料层21得以被图案化以形成纳米场效晶体管的通道区。在一些实施例中，移除第一半导体层21且图案化第二半导体层23以形成通道区。高蚀刻选择性使得在不显着移除第二半导体材料的第二半导体层23的情况下移除第一半导体材料的第一半导体层21，进而使第二半导体层23得以被图案化以形成纳米场效晶体管的通道区。
102.图3a与图3b中，对应图9的步骤1100，鳍片32形成在基板110中且纳米结构22、24形成于多层堆叠25中。在一些实施例中，可通过在多层堆叠25和基板110中蚀刻出沟槽而形成纳米结构22、24和鳍片32。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(reactive ion etch,rie)、中性束蚀刻(neutral beam etch,nbe)等或前述的组合。蚀刻可以是各向异性的。第一纳米结构22a-22c(以下也称为“通道”)由第一半导体层21形成，第二纳米结构24a-24c由第二半导体层23形成。邻近的鳍片32与纳米结构22、24之间的距离cd1可以为约18nm至约100nm。为了简化附图，图3a与图3b将装置10的一部分示出为包括两个鳍片32。图2a-图2b、图3a-图3b、图4a-图4c、图5a-图5c、图6a-图6n、图7a-图7m与图8中所示的方法1000可延伸至任何数量的鳍片，且不限于图3a-图3b、图4a-图4c、图5a-图5c、图6a-图6n、图7a-图7m与图8中所示的两个鳍片32。
103.可利用任何合适的方法图案化鳍片32和纳米结构22、24。例如，可使用一种或多种光刻工艺形成鳍片32和纳米结构22、24，包括双重图案或多重图案化工艺。一般来说，双重
图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。作为一种多重图案化工艺的范例，可于基板上方形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后移除牺牲层，且接着可使用剩余的间隔物来图案化鳍片32。
104.图3a与图3b示出具有锥形侧壁的鳍片32，鳍片32及/或纳米结构22、24的宽度各在朝向基板110的方向上持续增加。在这样的实施例中，纳米结构22、24可各具有不同的宽度且可以是梯形的。在其他实施例中，侧壁为实质上垂直的(非锥形)，使得鳍片32与纳米结构22、24的宽度实质上相似，且纳米结构22、24各为矩形的形状。
105.图3a与图3b中，可作为浅沟槽隔离(shallow trench isolation,sti)区的隔离区36形成邻近于鳍片32。可于基板110、鳍片32与纳米结构22、24之上以及邻近的鳍片32与纳米结构22、24之间沉积绝缘材料以形成隔离区36。绝缘材料可以是如氧化硅的氧化物、氮化物等或前述的组合，并可利用高密度等离子体化学气相沉积(high-density plasma cvd,hdp-cvd)、流动式化学气相沉积(flowable cvd,fcvd)等或前述的组合形成绝缘材料。在一些实施例中，可先沿着基板110、鳍片32和纳米结构22、24的表面形成衬层(未分别示出)。之后，可以在衬层上形成如前文讨论的填充材料。
106.对绝缘材料进行移除工艺，例如化学机械研磨(chemical mechanical polish,cmp)、回蚀刻工艺等或前述的组合，以移除纳米结构22、24上方过多的绝缘材料。完成移除工艺之后，可露出纳米结构22、24的顶表面，且纳米结构22、24的顶表面与绝缘材料可齐平。
107.接着，凹蚀绝缘材料以形成隔离区36。凹蚀之后，纳米结构22、24与鳍片32的上部可从相邻的隔离区36之间突出。隔离区36可具有如图所示的平坦顶面、凸面、凹面或前述的组合的顶表面。在一些实施例中，利用可接受的蚀刻工艺凹蚀隔离区36，例如使用如稀释氢氟酸(dhf)的氧化物移除方法，其对绝缘材料具有选择性并保留鳍片32和纳米结构22、24实质上完好无损。
108.图2a-图2b与图3a-图3b示出形成鳍片32和纳米结构22、24的一实施例(例如，后蚀刻)。在一些实施例中，在介电层中的沟槽中外延成长鳍片32及/或纳米结构22、24(例如，先蚀刻)。外延结构可包括前文讨论交替的半导体材料，例如第一半导体材料和第二半导体材料。
109.进一步在图3a与图3b中，可于鳍片32、纳米结构22、24及/或隔离区36中形成合适的井区(未分别示出)。使用掩模，可于基板110的p型区中进行n型杂质的注入，且可于基板110的n型区中进行p型杂质的注入。示例性n型杂质可以包括磷、砷、锑等。示例性p型杂质可以包括硼、氟化硼、铟等。可在注入之后进行退火，以修复注入损伤且活化p型及/或n型杂质。在一些实施例中，虽然可一起使用原位与注入掺杂，但在鳍片32和纳米结构22、24的外延成长期间的原位掺杂可避免单独的注入步骤。
110.图4a-图4c中，虚置栅极结构40形成在鳍片32及/或纳米结构22、24之上。虚置栅极层45形成在鳍片32及/或纳米结构22、24之上。虚置栅极层45可由与隔离区36相比具有高蚀刻选择性的材料形成。虚置栅极层45可以是导电、半导电或非导电材料，并且可选自包含下列的群组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物和金属。可利用物理气相沉积(physical vapor deposition,pvd)、化学气相沉积、溅镀沉积或用于沉积所选择材料的其他技术来沉积虚置栅极层45。掩模层47形成
于虚置栅极层45上方，且包括如氮化硅、氮氧化硅等。如图4c所示，掩模层47可包括一或多层，例如第一掩模层47a和第二掩模层47b。第一掩模层47a可形成于第一沉积工艺，且第二掩模层47b可形成于第一沉积工艺之后的第二沉积工艺。在一些实施例中，在形成虚置栅极层45之前，于虚置栅极层45与鳍片32之间及/或纳米结构22、24之间形成栅极介电层43。
111.间隔物层41形成于掩模层47与虚置栅极层45的侧壁之上并覆盖掩模层47与虚置栅极层45。根据一些实施例，间隔物层41由绝缘材料形成，例如氮化硅、氧化硅、碳氮化硅、氮氧化硅、或碳氮氧化硅等，且可具有单层结构或包括复数层介电层的多层结构。可通过在掩模层47和虚置栅极层45上方沉积间隔物材料层(未示出)来形成间隔物层41。在一些实施例中，如图4a-图4b所示，间隔物层41包括一或多层材料层。例如，间隔物层41可包括接触虚置栅极结构40的第一间隔物层41a与接触第一间隔物层41a的第二间隔物层41b。第一间隔物层41a可形成于第一沉积工艺中，且第二间隔物层41b可形成于第一沉积工艺之后的第二沉积工艺。根据一些实施例，可利用各向异性蚀刻工艺移除间隔物材料层位于虚置栅极结构40之间的部分。
112.图4a-图4c示出形成间隔物层41的一工艺。在一些实施例中，可在移除虚置栅极层45之后交替或额外形成间隔物层41。在这样的实施例中，移除虚置栅极层45、保留开口，且可通过沿着开口的侧壁顺应涂布间隔物层41的材料而形成间隔物层41。接着，在形成如栅极结构200的有源栅极之前，可从对应至最上部通道的顶表面的开口底部移除顺应涂布的材料，最上部通道如通道22a。
113.图5a-图5c中，进行蚀刻工艺蚀刻突出的鳍片32及/或纳米结构22、24没有被虚置栅极结构40覆盖的部分，以产生所示结构。凹蚀步骤可以是各向异性的，使得鳍片32位于虚置栅极结构40与间隔物层41正下方的部分受到保护而不会被蚀刻。根据一些实施例，凹蚀的鳍片32的顶表面可与隔离区36的顶表面实质上共平面。根据一些实施例，凹蚀的鳍片32的顶表面可低于隔离区36的顶表面。为了简易起见，图5c示出在蚀刻工艺后的纳米结构22、24的三个垂直堆叠。一般而言，蚀刻工艺可用以于鳍片32上方形成任何合适数量的纳米结构22、24的垂直堆叠。凹蚀鳍片32以形成开口550。开口550露出纳米结构22、24的端部。
114.图6a图-6n与图7a-图7m示出形成内间隔物74与保护衬层78。图6a-图6c中，对应图9的步骤1400，进行选择性蚀刻工艺，在没有实质上攻击纳米结构22的情况下凹蚀纳米结构24通过开口550而露出的端部。选择性蚀刻工艺之后，凹口64形成在纳米结构24被移除的端部原本所在的位置中。所得结构如第6a-6c图中所示。
115.图6d及图6e中，对应图9的步骤1500，移除通过开口550露出的纳米结构22的端部以形成凹口64之后，可进行可选的扩展操作步骤来修整纳米结构22露出的部分以扩展凹口64。在一些实施例中，扩展操作步骤包括一或多道选择性蚀刻工艺，在没有实质上攻击纳米结构24的情况下薄化纳米结构22(例如，在z轴方向上)。第6e图是第6d图的区域650的细节示意图。选择性蚀刻工艺之后，凹口64在z轴方向上被扩展了图6e所示的深度d
225
的两倍。深度d
225
在如图6e所示的纳米结构22b的纳米结构的单一侧对应至纳米结构22的移除部分或缺口225的垂直尺寸。在一些实施例中，深度d
225
介于约1nm至约2nm。一般而言，凹口64在垂直方向上被扩展而沿着横向方向上(例如，在x轴方向上)实质上没有被扩展。
116.图6f及图6g中，对应图9的步骤1500b，于纳米结构22的侧壁上及凹口64中形成衬层78。在图6g所示的部分651的展开图中，衬层78形成具有厚度t
78
。在一些实施例中，厚度
t
78
与深度d
225
实质上相同。衬层78可形成为比深度d
225
更薄或更厚。在一些实施例中，衬层78为或包括与纳米结构22实质上相同的半导体材料。例如，衬层78可包括硅。在一些实施例中，于纳米结构22、24露出的部分上顺应沉积或成长衬层78。衬层78可外延成长与露出部分上。衬层78的形成步骤可包括定时工艺，使得衬层78形成至合适的厚度而不会完全填充凹口64。形成衬层78保护纳米结构22、24在后续工艺中不会被杂质驱入。
117.图6h中，对应至图9的步骤1600，形成内间隔物层以填充凹口64的剩余部分。内间隔物层可以是合适的介电材料，例如，碳氮化硅(sicn)、碳氮氧化硅(siocn)等，且可利用合适的沉积方法如物理气相沉积、化学气相沉积或原子层沉积等来形成介电材料。进行如各向异性蚀刻工艺的蚀刻工艺，以移除内间隔物层设置于纳米结构24中的凹口64之外的部分。内间隔物层的剩余部分(例如，设置于纳米结构24中的凹口64之内的部分)形成内间隔物74。所得结构如图6h所示。形成内间隔物74之后，内间隔物74的内侧壁与垂直表面接触衬层78。在一些实施例中，形成内间隔物层在内间隔物74中导入了如磷的杂质。在后续热工艺中，例如外延成长源极/漏极区82或对装置10进行退火，磷杂质可能会驱入并聚集于纳米结构22中。当纳米结构22为作为n型金属氧化物半导体晶体管的通道的硅纳米片时，如磷的杂质聚集降低了n型金属氧化物半导体晶体管的迁移率。衬层78防止杂质驱入纳米结构22中。
118.图6i及图6j示出对应至图9的步骤1700形成源极/漏极区82。在所示实施例中，分别如图6i与图6j所示，源极/漏极区82在两个操作步骤中由外延材料外延成长而成。在第一操作步骤中，基座区82a形成于开口550在鳍片32的上表面下方的部分中。在一些实施例中，外延成长具有与鳍片32组成相似的材料以形成源极/漏极区82的基座区82a。在一些实施例中，基座区82a包括未掺杂的硅、碳化硅、磷化硅、硅锗或其他合适材料，可于低压化学气相沉积工艺中外延成长基座区82a。如图6i所示，成长基座区82a之后，基座区82a可具有与鳍片32及纳米结构24的界面实质上齐平的上表面。
119.图6j中，源极/漏极区82的上区82b形成于第二操作步骤中，第二操作步骤可与形成基座区82a的第一操作步骤不同。在一些实施例中，第二操作步骤成长与基座区82a不同的材料。第二操作步骤可包括以低压化学气相沉积来沉积材料，例如碳化硅、磷化硅、硅锗或其他合适材料。在一些实施例中，上区82b包括与基座区82a相似的元素组成(例如，硅与碳化物)，且基座区82a与上区82b中其中一种元素组成(例如，碳)的莫耳数比不同。在一些实施例中，基座区82a接触上区82b的位置存在可视界面。
120.在一些实施例中，源极/漏极区82对个别的通道22a-22c施加应力，进而改善性能。形成源极/漏极区82使得虚置栅极结构40各设置于相邻的一对源极/漏极区82之间。在一些实施例中，间隔物层41以合适的横向距离分隔源极/漏极区82与虚置栅极层45，以防止电性桥接至所得装置后续形成的栅极。
121.源极/漏极区82可包括任何可接受的材料，例如适用于p型或n型装置的材料。在一些实施例中，对于n型装置而言，源极/漏极区82包括对通道区施加拉伸应力(tensile stress)的材料，例如硅、sic、sicp、sip等。根据某些实施例，形成p型装置时，源极/漏极区82包括对通道区施加收缩应力的材料，例如sige、sigeb、ge、gesn等。源极/漏极区82可具有从鳍片个别的表面抬升的表面，且可具有刻面(facet)。在一些实施例中，相邻的源极/漏极区82可合并以形成邻近于两个相邻鳍片32的单一源极/漏极区82。对于n型装置而言，例如，当形成sip或sicp时，外延成长源极/漏极区82的高温工艺可导致驱入磷杂质。衬层78防止
驱入的杂质聚集在纳米结构22中。在一些实施例中，杂质驱入至衬层78中，且衬层78包括比纳米结构22更高的杂质莫耳数比，杂质如磷。
122.可使用掺质注入源极/漏极区82，之后进行退火。源极/漏极区可具有介于约10
19
cm-3
至约10
21
cm-3
之间的杂质浓度。源极/漏极区82的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可于成长期间于原位掺杂源极/漏极区82。形成包括如磷的杂质的n型装置的源极/漏极区82之后，可利用退火将杂质驱入。衬层78保护纳米结构22而不会有可能会减少迁移率的杂质聚集。在一些实施例中，杂质驱入至衬层78中，且衬层78包括比纳米结构22更高浓度的杂质。
123.图6k中，可接着形成覆盖虚置栅极结构40和源极/漏极区82的接触蚀刻停止层(contact etch stop layer,cesl)131和层间电介质(interlayer dielectric,ild)130。在第一操作步骤中，例如利用物理气相沉积、化学气相沉积、原子层沉积或其他合适的工艺来将接触蚀刻停止层131沉积为顺应层。第一操作步骤之后，接触蚀刻停止层131可覆盖间隔物层41的侧壁与源极/漏极区82的上表面。在第二操作步骤中，可利用物理气相沉积、化学气相沉积、原子层沉积或其他合适的工艺来沉积层间电介质130。沉积层间电介质130之后，进行如化学机械研磨的移除工艺来移除掩模层47与间隔物层41在虚置栅极层45下方的部分，以露出虚置栅极层45的上表面。移除工艺平坦化间隔物层41、虚置栅极层45、接触蚀刻停止层131与层间电介质130的上表面。
124.图6l示出移除纳米结构24、掩模层47、虚置栅极层45与虚置栅极电介质43以释出鳍片通道22a-22c。在蚀刻工艺中移除虚置栅极层45以形成凹口92。在一些实施例中，利用各向异性干蚀刻工艺移除虚置栅极层45。例如，蚀刻工艺可包括使用选择性蚀刻虚置栅极层45而不会蚀刻间隔物层41的蚀刻气体的干蚀刻工艺。当存在虚置栅极电介质43时，虚置栅极电介质43在蚀刻虚置栅极层45时可作为蚀刻停止层。移除虚置栅极层45之后可接着移除虚置栅极电介质43。
125.移除纳米结构24以释出纳米结构22。移除纳米结构24之后，纳米结构22形成水平延伸(例如，平行于基板110的主上表面)的多个纳米片。纳米片可共同称为所形成全绕式栅极装置20的通道22。
126.在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻工艺来移除纳米结构24，使得纳米结构24被移除而实质上不攻击纳米结构22。在一些实施例中，蚀刻工艺是使用刻蚀气体的各向同性刻蚀工艺，视需要地使用载气，刻蚀气体包括f2和hf且载气可以是惰性气体，例如ar、he、n2等或前述的组合。
127.在一些实施例中，移除纳米结构24且图案化纳米结构22以形成p型场效晶体管和n型场效晶体管两者的通道区。然而，在一些实施例中，可移除纳米结构24并图案化纳米结构22以形成n型场效晶体管的通道区，且可移除纳米结构22并图案化纳米结构24以形成p型场效晶体管的通道区。在一些实施例中，可移除纳米结构22并图案化纳米结构24以形成n型场效晶体管的通道区，且可移除除纳米结构24并图案化纳米结构22以形成p型场效晶体管的通道区。在一些实施例中，可移除纳米结构22并图案化纳米结构24以形成p型场效晶体管和n型场效晶体管两者的通道区。
128.在一些实施例中，利用进一步的蚀刻工艺再塑形(例如，薄化)纳米片22以改善栅极填充宽裕度。可利用对纳米片22具有选择性的各向同性蚀刻工艺来进行再塑形步骤。再
塑形之后，纳米片22呈现出狗骨头状，纳米片22沿着x方向的中间部分比纳米片22的周边部分更薄。
129.图6m及图6n中，对应至图9的步骤1800，形成取代栅极200。图6n是图6m的区域652对应至栅极结构200的一部分的细节示意图。栅极结构200一般包括界面层(interlayer,il，或下文中的“第一界面层”)210、至少一层栅极介电层600和栅极金属填充层290。在一些实施例中，取代栅极200可各还包括功函数调谐层900、第二界面层240及/或第二功函数层700的其中一或多者，下文参照图8进行描述。
130.如图6m及图6n所示，第一界面层210形成于鳍片32、纳米结构22a-22c与衬层78露出的表面上。在一些实施例中，第一界面层210包括衬层78、纳米结构22与鳍片32的半导体材料的氧化物，例如氧化硅。在一些实施例中，衬层78具有与纳米结构22及/或鳍片32不同的材料组成。如此一来，界面层210接触衬层78的一部分与界面层210接触纳米结构通道22或鳍片32的一部分具有不同材料组成。例如，纳米结构通道22可包括实质上纯硅，且衬层78可包括混合另一成分的硅，另一成分如锗、碳或磷等。当界面层210成长于衬层78上时，界面层210在衬层78上的部分可包括衬层78材料的氧化物，例如sigeo、sico或sipo等。在其他实施例中，第一界面层210可包括另一合适型态的介电材料。第一界面层210具有介于约至约之间的厚度。可氧化纳米结构22、鳍片32与衬层78露出的表面以形成第一界面层210。第一界面层210包括在纳米结构22a-22c的上表面与下表面上及鳍片32的上表面上的水平部。第一界面层210包括在衬层78的内侧壁上的垂直部。衬层78的外侧壁接触内间隔物74。在不包括衬层78的构造中，第一界面层210一般没有成长于内间隔物74露出的内侧壁上。然而，衬层78包括与纳米结构22实质上相同的材料(例如，硅)，使得第一界面层210在氧化纳米结构22时成长于衬层78上。
131.形成第一界面层210之后，于第一界面层210之上形成栅极介电层600。在一些实施例中，使用原子层沉积工艺形成栅极介电层600，以精确地控制所沉积的栅极介电层600的厚度。在一些实施例中，在介于约200℃至约300℃之间的温度下，以约40至80之间的沉积循环进行原子层沉积工艺。在一些实施例中，原子层沉积工艺使用hfcl4及/或h2o作为前驱物。这样的原子层沉积工艺可形成具有介于约至约之间的厚度的第一栅极介电层220。
132.在一些实施例中，栅极介电层600包括高介电常数介电材料，其可指的是介电常数大于氧化硅的介电常数(k约为3.9)的高介电常数介电材料。示例性的高介电常数介电材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、ta2o5或前述的组合。在其他实施例中，栅极介电层600可以包括非高介电常数介电材料，例如氧化硅。在一些实施例中，栅极介电层600包括一层以上的高介电常数介电层，其中的至少一层包括掺质，例如镧、镁、钇等，可通过退火工艺驱入掺质。
133.图6m及图6n进一步示出金属填充层290。在一些实施例中，在形成金属填充层290之前形成胶层(未单独示出)。胶层可促进及/或增强金属填充层290和栅极结构200的下方层之间的附着。在一些实施例中，胶层可由利用原子层沉积的金属氮化物形成，例如tin、tan、mon、wn或另一合适的材料。在一些实施例中，胶层的厚度在约到约之间。金属填充层290可形成在胶层上，且可包括导电材料如钨、钴、钌、铱、钼、铜、铝或前述的组合。
在一些实施例中，可利用如化学气相沉积、物理气相沉积、电镀及/或其他合适工艺来沉积金属填充层290。栅极结构200的组成与结构将参照图8进一步详细描述。
134.图7a-图7m示出在省略可选步骤1500a的工艺中形成内间隔物74。图7a-图7c所示的工艺与参照图6a-图6c所述的工艺实质上相同。
135.第7d图是第7c图所示的区域750的细节示意图。始于图7d，因为省略扩展凹口64的可选步骤1500a，在形成凹口64之后纳米结构22a-22c实质上未有改变。如此一来，纳米结构22b的端部与中间部的上表面实质上共平面，位于图7d所示的水平l
22bu
。端部与中间部的下表面也实质上共平面，位于图7d所示的水平l
22bl
。
136.图7e与图7f中，衬层78沉积于纳米结构22、24与鳍片32露出的表面上。第7f图是第7e图所示的区域751的细节示意图。衬层78的形成方法与结构在许多方面与参照图6f所述的相似。衬层78可形成具有厚度t
78
，厚度t
78
可介于约0.5nm至约2nm之间。在图7e所示的构造中，省略了扩展凹口64的可选步骤，其移除制造步骤而简化内间隔物74的形成工艺。然而，凹口64的剩余部分沿着垂直轴(例如，在z轴方向)可较窄。如此一来，剩余部分的深宽比可较大，从而增加填充凹口64的剩余部分的难度。
137.图7g-图7k所示的工艺与参照第6h-6l图所述的工艺实质上相同。内间隔物74沿着z轴方向减少的高度可促进源极/漏极区82较好的外延成长，因为源极/漏极区82的材料比在内间隔物74的介电材料上成长更偏好成长于硅上。通过减少内间隔物74暴露至外延成长工艺的表面积，成长于周围硅(例如，衬层78)上的源极/漏极区82可合并得更快。
138.再次参照图7l及图7m，栅极结构200的形成方法与参照图6m及图6n所述的工艺实质上相似。第7m图是第7l图所示的区域752的细节示意图。在图7m的示意图中，可以看到内间隔物74沿着垂直轴(例如，在z轴方向)具有比纳米结构22之间(例如，纳米结构22a与纳米结构22b之间)的栅极结构200更小的尺寸。在一些实施例中，栅极结构200与内间隔物74在纳米结构22之间的高度差异可介于约2nm至约4nm，其对应至纳米结构22的上下表面上的衬层78的厚度t
zu
、t
zl
的总和。
139.图8是栅极结构200与纳米结构22a、22b沿着图6m及图7l图中所示的剖面g-g的部分透视侧视图。
140.参照图8，在一些实施例中，第一界面层210包括基底110的半导体材料的氧化物，例如氧化硅。在其他实施例中，第一界面层210可包括另一合适型态的介电材料。第一界面层210具有介于约至约之间的厚度。
141.再次参照图8，于第一界面层210之上形成栅极介电层600。在一些实施例中，使用原子层沉积工艺形成栅极介电层600，以精确地控制所沉积的栅极介电层600的厚度。在一些实施例中，在介于约200℃至约300℃之间的温度下，以约40至80之间的沉积循环进行原子层沉积工艺。在一些实施例中，原子层沉积工艺使用hfcl4及/或h2o作为前驱物。这样的原子层沉积工艺可形成具有介于约至约之间的厚度的第一栅极介电层220。
142.在一些实施例中，栅极介电层600包括高介电常数介电材料，其可指的是介电常数大于氧化硅的介电常数(k约为3.9)的高介电常数介电材料。示例性的高介电常数介电材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、ta2o5或前述的组合。在其他实施例中，栅极介电层600可以包括非高介电常数介电材料，例如氧化硅。在一些实施例中，栅极介电层600包括一层以上的高介电常数介电层，其中的至少一层包括掺质，例如镧、镁、钇等，可
通过退火工艺驱入掺质以改变全绕式栅极装置20的临界电压。
143.再次参照图8，于栅极介电层600上形成第二界面层240，且于第二界面层240上形成第二功函数层700。第二界面层240促进金属栅极在栅极介电层600有更好的附着。在许多实施例中，第二界面层240进一步为栅极结构200提供改善的热稳定性，且用以限制金属杂质从功函数金属层900及/或功函数阻挡层700扩散到栅极介电层600中。在一些实施例中，通过先在栅极介电层600上沉积高介电常数盖层(为了简易起见而未示出)而完成第二界面层240的形成。在各种实施例中，高介电常数盖层包括以下材料的一或多种：hfsion、hftao、hftio、hftao、hfalon、hfzro或其他合适的材料。在特定实施例中，高介电常数盖层包括氮化钛硅(tisin)。在一些实施例中，在约400℃至约450℃的温度下，以使用约40至约100个循环的原子层沉积来沉积高介电常数盖层。接着，进行热退火以形成第二界面层240，在一些实施例中，第二界面层240可以是或包括tisino。利用热退火形成第二界面层240之后，可以循环的方式进行具有人工智能(ai)控制的原子层蚀刻(atomic layer etch,ale)以移除高介电常数盖层，同时实质上不移除第二界面层240。每个循环可以包括wcl5的第一脉冲，接着进行ar驱净，然后是o2的第二脉冲，接着进行另一次ar驱净。移除高介电常数盖层以增加栅极填充宽裕度，以利用金属栅极图案化进一步调谐多临界电压。
144.进一步在图8中，根据一些实施例，在形成第二界面层240且移除高介电常数盖层之后，视需要地在栅极结构200上形成功函数阻挡层700。功函数阻挡层700可以是或包括金属氮化物，例如tin、wn、mon或tan等。在特定实施例中，功函数阻挡层700为tin。功函数阻挡层700可具有介于约至约之间的厚度。包含功函数阻挡层700提供额外的临界电压调谐弹性。一般而言，功函数阻挡层700提升n型场效晶体管装置的临界电压，且减少p型场效晶体管装置的临界电压(量值)。
145.在一些实施例中，可包括n型功函数金属层、原位盖层或氧阻挡层的至少其中一者的功函数金属层900形成在功函数阻挡层700上。n型功函数金属层是或包括n型金属材料，例如tialc、tial、taalc、taal等。可通过一或多种沉积方法形成n型功函数金属层，例如化学气相沉积、物理气相沉积、原子层沉积、电镀及/或其他合适的方法，且具有大约到之间的厚度。在n型功函数金属层上形成原位盖层。在一些实施例中，原位盖层是或包括tin、tisin、tan或其他合适的材料，且具有大约到之间的厚度。氧阻挡层形成在原位盖层上以防止氧扩散到n型功函数金属层中，这将导致临界电压发生非合意的偏移。氧阻挡层由介电材料形成，介电材料可阻止氧渗入至n型功函数金属层，且可以保护n型功函数金属层不被进一步氧化。氧阻挡层可包括硅、锗、sige或其他合适材料的氧化物。在一些实施例中，利用原子层沉积形成氧阻挡层，且氧阻挡层具有约到约之间的厚度。
146.图8进一步示出金属填充层290。在一些实施例中，在功函数金属层的氧阻挡层和金属填充层290之间形成胶层(未单独示出)。胶层可促进及/或增强金属填充层290和功函数金属层900之间的附着。在一些实施例中，胶层可由利用原子层沉积的金属氮化物形成，例如tin、tan、mon、wn或另一合适的材料。在一些实施例中，胶层的厚度在大约到大约之间。金属填充层290可以形成在胶层上，且可包括如钨、钴、钌、铱、钼、铜、铝或前述
的组合的导电材料。在一些实施例中，可利用如化学气相沉积、物理气相沉积、电镀及/或其他合适工艺来沉积金属填充层290。在一些实施例中，可以是气隙的接缝510形成在金属填充层290中以及垂直地位于通道22a、22b之间。在一些实施例中，金属填充层290顺应沉积在功函数金属层900上。接缝510可能由于在顺应沉积时侧壁沉积薄膜合并而形成。在一些实施例中，接缝510不存在于相邻的通道22a、22b之间。
147.可进行额外的处理步骤以完成全绕式栅极装置20的制造。例如，可形成电性耦合至栅极结构200的栅极接触件，且可形成电性耦合至源极/漏极区82的源极/漏极接触件。接着，可以在源极/漏极接触件和栅极接触件上方形成内连线结构。内连线结构可包括围绕金属部件的多个介电层，包括导线和导孔，导线和导孔在基板110上如全绕式栅极装置20的装置之间形成电性连接，以及形成电性连接至集成电路装置10外部的集成电路装置。在一些实施例中，导电层204(参照第1a与1b图)存在于栅极结构200之上。在一些实施例中，盖层(例如，参照第1a与1b图，存在于导电层204之上的盖层295)存在于栅极结构200及/或源极/漏极接触件120上方。其中仅存在于栅极结构200之上的盖层295的构造(例如，在源极/漏极接触件之上不存在第二盖层)可视为“单自对准盖层”结构，以及其中存在于栅极结构200及源极/漏极接触件120上方的盖层的构造可视为“双重自对准盖层”结构。
148.实施例提供许多优点。通过在欲形成内间隔物74的凹口64中的纳米结构24露出的表面之上形成衬层78，纳米结构22、24在后续工艺操作步骤中可被保护而不会有杂质驱入。对于n型金属氧化物半导体而言，减少或除去这样的杂质改善了迁移率，进而改善装置10整体的性能。
149.根据至少一实施例，集成电路装置包括基板、第一纳米结构通道、第二纳米结构通道、内间隔物、栅极结构以及衬层。第一纳米结构通道位于基板之上。第二纳米结构通道位于第一纳米结构通道与基板之间。内间隔物位于第一纳米结构通道与第二纳米结构通道之间。栅极结构抵接第一纳米结构通道、第二纳米结构通道与内间隔物。衬层位于内间隔物与栅极结构之间。
150.在一些实施例中，衬层的上表面与第一纳米结构通道的下表面实质上共平面。
151.在一些实施例中，衬层与第一纳米结构通道包括实质上相同的材料。
152.在一些实施例中，衬层包括半导体材料。
153.在一些实施例中，栅极结构包括界面层，界面层接触第一纳米结构通道、第二纳米结构通道与衬层。
154.在一些实施例中，界面层接触衬层的一部分与界面层接触第一纳米结构通道的一部分具有不同的材料组成。
155.在一些实施例中，在垂直方向上，第一纳米结构通道的端部比第一纳米结构通道的中间部更薄。
156.在一些实施例中，衬层的上表面与第一纳米结构通道的下表面位于不同的水平。
157.在一些实施例中，衬层具有介于约1nm至约2nm之间的厚度。
158.在一些实施例中，集成电路装置还包括源极/漏极区，源极/漏极区接触第一纳米结构通道、衬层与内间隔物。
159.根据至少一实施例，集成电路装置包括基板、半导体纳米片、第一内间隔物、第二内间隔物、第一衬层以及第二衬层。半导体纳米片位于基板之上。第一内间隔物位于半导体
纳米片之上。第二内间隔物位于半导体纳米片之下。第一衬层位于半导体纳米片与第一内间隔物之间。第二衬层位于半导体纳米片与第二内间隔物之间。
160.在一些实施例中，集成电路装置还包括位于半导体纳米片之上的栅极结构区，栅极结构区与第一内间隔物具有实质上相同的高度。
161.在一些实施例中，集成电路装置还包括源极/漏极区，源极/漏极区接触半导体纳米片、第一内间隔物、第二内间隔物、第一衬层与第二衬层。
162.根据至少一实施例，集成电路装置的制造方法包括：于基板之上形成交替的第一纳米片与第二纳米片的垂直堆叠；移除第二纳米片的端部以形成凹口；于凹口中形成衬层；以及于凹口中各形成内间隔物。内间隔物于三侧接触衬层。
163.在一些实施例中，集成电路装置的制造方法还包括在形成衬层的步骤前，修整第一纳米片的端部以扩展凹口。
164.在一些实施例中，移除第二纳米片以于第一纳米片之间形成间隙，以及于间隙中形成栅极结构。
165.在一些实施例中，形成栅极结构的步骤包括在通过间隙露出的第一纳米片与衬层的表面上形成界面层。
166.在一些实施例中，形成栅极结构的步骤还包括于界面层上形成栅极介电层，以及于栅极介电层上形成金属填充层。
167.在一些实施例中，形成衬层的步骤包括于凹口中沉积半导体材料。
168.在一些实施例中，形成衬层的步骤包括于凹口中沉积与第一纳米片实质上相同的材料。
169.以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可更易理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。